半導體領域最近經常提到的7nm, 5nm工藝是什麼？

最近半導體，手機，電腦，晶元領域經常能聽到使用了7nm工藝或者5nm工藝。這裡的7nm或者5nm指的是什麼？百度到的結果都說是集成電路某個最小特徵尺寸的長度，如finfet中兩個Fin之間的間距。我比較懷疑的是，當物體尺寸到這麼小時，只有幾十個原子的寬度，量子效應應該很顯著了，更別提現在很多地方還在吹未來的2nm甚至更小尺寸的工藝了。

早期晶體管的縮小都是類二維的，為了滿足摩爾定律，會將晶體管長寬各縮小到原來的0.7，從而獲得面積縮小近一半的目的（0.7*0.7≈0.5）。

根據摩爾定律，製程節點以0.7倍（實際為根號2的倒數）遞減逼近物理極限，從1μm、0.8μm、0.5μm、0.35μm、0.25μm、0.18μm、0.13μm、90nm、65nm、45nm、32nm、22nm、16nm、10nm、7nm、5nm、3nm……

此外還增加如28nm、20nm等半節點，都是根據傳統國際半導體技術路線圖規定，即製程節點代數以晶體管半節距（half-pitch）或柵極長度（gate length）等特徵尺寸（CD，critical dimension）來表示得出的結果。

但是節點的演變沒有完全遵循既定方向發展，尤其在20/22nm引入FinFET以後，最小金屬間距減小變得很慢，廠商為了凸顯出自家先進性，故意將半節距的定義模糊，開始混亂起來。

下面是英特爾、台積電和格芯三家不同的定義細節：

從上圖中，可知為什麼英特爾10nm和台積電7nm屬於同等級別。而目前拉開這兩家晶圓廠差距是不良率問題，在10nm、7nm的關鍵節點上，英特爾被台積電完爆，擠牙膏式的「+」、「++」工藝進階寒涼了不少粉絲的心，一個科技界的指路明燈變成了普通的賺錢機器。

x nm 指 source 到 drain 的長度。

平面MOSFET：MOSFET是平鋪的

做MOS做source和drain端，要給這兩個地方注入離子，離子打進去會有擴散效應。像65nm那樣有更複雜的工藝步驟，如下圖這個halo doping。如果工藝再複雜下去，生產成本會變得過高。

之前用過45nm SOI，的確漏電很厲害，下圖是SOI（silicon on insulator）。這個結構和平面MOS有一樣的問題。

&-->

FinFET：FinFET是立體的，source和drain夾著gate像魚鰭一樣。把source和drain乾脆做成一塊兒光看上去工藝就要簡單多了。 這一階段能做多小完全取決於市場調節，什麼時候工藝複雜到不能帶來利潤了就不繼續研發新工藝了。就像平面MOSFET，貌似就沒有比32nm小的平面MOSFET了。

x nm 指 source 到 drain 的長度。

平面MOSFET：MOSFET是平鋪的

做MOS做source和drain端，要給這兩個地方注入離子，離子打進去會有擴散效應。像65nm那樣有更複雜的工藝步驟，如下圖這個halo doping。如果工藝再複雜下去，生產成本會變得過高。

之前用過45nm SOI，的確漏電很厲害，下圖是SOI（silicon on insulator）。這個結構和平面MOS有一樣的問題。

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FinFET：FinFET是立體的，source和drain夾著gate像魚鰭一樣。把source和drain乾脆做成一塊兒光看上去工藝就要簡單多了。 這一階段能做多小完全取決於市場調節，什麼時候工藝複雜到不能帶來利潤了就不繼續研發新工藝了。就像平面MOSFET，貌似就沒有比32nm小的平面MOSFET了。

（1）青年問禪師：大師，這5nm比7nm的工藝進步在什麼地方？

大師微微一笑，把青年帶到寺廟前，指著廟前香爐問道，這方寸香爐一指粗的香可插幾隻，而半指粗的香又可插幾隻？

青年恍然大悟，隨即從背後雙肩包掏出他的dell筆記本，打開一頁PPT，對禪師說道：大師請看，一個標準的設計邏輯單元可理解為粗灰色gate和細綠色Fin結構的交叉周期性排列。灰色的Gate之間的間距稱之為CPP(contacted poly pitch), Fin之間的間距可以用MP(metal pitch）來代替。正如大師所說，在同樣的香爐（固定的標準面積）下，我減小香的粗度（CPP和MP的數值），那豈不是就是能載入更多的功德（計算力）？

言及至此，青年興趣盎然，喋喋不休道，大師你看，這隨著node節點的不斷降低，CPP和MP值果然在不斷下降，而且真的遵循摩爾定律！5nm工藝比7nm工藝的值降低了不少！

禪師搖搖頭：MMP，可拉倒吧，小細香燒的快，我改成小細香就是想多收點香火錢啊。。。

（2）青年問禪師，5nm只是在CPP和MP上比其它的節點更微縮么？

大師看著年輕人，半響不語。隨後拿出兩把香，一把3隻粗香，一把5隻細香，上面標價卻是一樣。

青年大悟道，原來大師意思是 Fin Depopulation! 同樣的功能，原來我需要四根Fin才能完成的功能，我現在用兩根或者一根來替代，那麼就能把單元的面積減小！我只要3隻粗香就能完成5隻細香的功能！5nm的確減小了單元的高度和整體面積！這樣的話，同樣的面積又能進一步增加計算力！

大師搖搖頭，我意思是你把這兩把香都買了吧。。。

（3）青年問禪師：大師，我還有最後一個問題。

大師：愛過。

青年：。。。。

大師：。。。。

青年：那這7nm，5nm到底代指的是什麼，是這些具體的工藝進步么？

大師指著前面的菩薩的雕像問道：你看這文殊菩薩和普賢菩薩的法器，衣飾，軀體，坐騎有何不同？

青年恍然大悟道，大師的意思是這7nm, 5nm本身有著自己的特殊工藝，不單單是某一方面尺寸面積的進步，它包含著整體從設計製造檢測一整套的改變，其中有新型材料的使用，新型結構的應用，獨特的工藝改變和特殊的檢測方法。從而造就了不同的功耗，電壓以及不同的使用場景。我們稱之為7nm，5nm，是對這所有不同的一個總稱？

大師搖搖頭，說小夥子我以前就是做半導體的，現在轉行了，我們寺廟還缺一個和尚，待遇：12000/月，8小時工作制，包吃包住，出差上門做法事，按小時發放出差補貼，不干涉私生活，你要來么？

我記得我們當初學的時候，對這個的解釋是晶元製造過程中的最小解析度。光刻的時候，在保證工藝（不僅是光刻本身，還要照顧到後續其他工藝，比如離子注入的擴散等）的情況下，最細只能刻出這麼寬的線。這種情況下，要把晶體管做得盡量小，而柵（gate應該是這個意思吧？）的寬度是晶體管里標誌性的結構里最小的了，換句話說，比如線寬是7nm，那柵最低也就能做到7nm。也有用導線間距來衡量線寬（解析度）的，不過好像導線間距一般是做線寬的2倍（還是1.5倍？）寬度。

換句話說，多少納米指的是集成晶體管工藝的解析度，如果是7nm的工藝，那麼在晶元上，用製造晶體管的工藝畫兩根線，這兩根線之間的距離最低只能做到7nm，再低就畫不出來了，但並不意味著只能畫最小7nm的結構，你可以畫得比這個大。我們讀書的時候，最先進的工藝才45nm，這個定義標準基本上還是對應得上的，後來工藝進步後出現了很多其他問題，比如蝕刻和離子注入時，在尺寸比較大的時候，基本上是和設計圖上一樣的，而到了尺寸越來越小的時候，你就會發現比如蝕刻得和光刻的會有點兒偏差啊，離子擴散的邊緣不那麼準確啊之類的問題，為了應付這些問題，又得回頭修改設計和工藝，然後各種結構就未必和多少納米工藝的名字對應得上了。

總之啦，這是個歷史遺留標準，十幾年前差多少納米，那就鐵定了技術差多少，同樣納米的工藝，那用來設計的資料庫基本上可以通用，因為線寬基本上是由光刻的解析度決定的，其他工藝流程都是遷就光刻的精度，所以那時候線寬是多少納米，基本上就代表了整個工藝的水平。但隨著技術進步，單獨看這個指標可能會顯得有點兒跟不上時代了，對於一些由於線寬太小造成的工藝和物理特性的問題，各家的處理辦法未必一樣，所以各家設計人員的關注點也不同，你去問不同的人，可能反而把對方問懵了，細節人家都清楚，但反而不知道該如何向你解釋。

謝邀。某匿名用戶說得對，是從souce到Drain的距離。

wk.baidu.com

這個鏈接上的說明大體是對的，但Gate里所畫的材料從上到下是」金屬，氧化物，半導體」看看就得了。Gate里確實長了金屬，氧化物，但並沒有塞滿。其實Gate的長度有幾十nm，得去掉電介質，WF金屬，剩下的間隙就是從souce到Drain的距離，也就是約等於所謂的7nm，5nm。這個間隙是用來填導線的。

或者從另一方面講，細究7nm，5nm目前是沒有具體意義的，它只是一個虛擬數值。

話說我看你來自某半導體設備公司，你要了解這些概念，找你們公司跟客戶打交道的工程師問問就得了，尤其是做CD的，他們最清楚真實的製程。你來知乎問，絕大部分人都沒看過7nm，5nm的TEM，即使看過，也礙於信息保護不能詳細回答你。