如何看待台積電 2nm 製程研發取得突破，將切入 GAA 技術？
據台灣媒體報道，台積電衝刺先進位程，在 2nm 研發有重大突破，已成功找到路徑，將切入環繞式柵極技術 (gate-all-around，簡稱 GAA)技術。
台媒稱，三星已決定在 3nm 率先導入 GAA 技術，並宣稱要到 2030 年超過台積電，取得全球邏輯晶元代工龍頭地位，台積電研發團隊一刻也不敢鬆懈，積極投入 2nm 研發，並獲得技術重大突破，成功找到切入 GAA 路徑。有什麼值得關注的新技術？
這是給摩爾定律續命的必然結果。
給摩爾定律續命的道路上目前有兩個阻礙，一是短溝道效應，二是量子隧穿。
全環繞柵(gate-all-around)是FinFET技術的演進，是一種用來抑制短溝道效應的技術。
要理解短溝道效應，先來看看傳統MOS管的結構
這是一個nmos管，一般來說除去襯底外有三個電極，源(Source)，漏(Drain)，柵(Gate)。如上圖所示，源漏極為n摻雜，其載流子為負電荷的電子，而源漏間硅基襯底為p摻雜，載流子是正電荷的空穴，在柵壓為0情況下由於pn結勢壘的影響nmos管處於無法導電的關斷狀態。當在柵極施加正的電壓(對於p管相反)值超過一個閾值時，會將足夠多的電子吸引到靠近柵極的襯底上，從而形成以電子為多子的導電溝道，此時nmos管處於打開狀態，在源漏上的壓差可以形成漏極電流。
上面簡單的概括了一個管子是怎麼樣工作的，但是當管子源漏間距離減小，也就是一直提到的晶體管特徵尺寸(7nm，5nm之類的)減小以後，原本在長溝道器件中可以忽略的一系列電磁作用變得不可忽略，導致一系列管子特性的惡化，統稱為短溝道效應。短溝道效應最大的問題在於管子關不斷了。就算柵壓為0，在漏極施加的電壓同樣會形成較大的漏電流，這對大規模集成電路來說是個災難，因為你光是上電啥也不幹，晶元就那邊發熱。
FinFET和另外一種被稱為「絕緣體上的硅」(SOI)技術就是被用於抑制短溝道效應，並成功給摩爾定律續命的技術。這兩種技術分別代表兩個大的方向，如下圖所示，FinFET就是把柵從一面蓋著溝道，變成三面圍著溝道，加強柵對溝道的控制能力，從而減小短溝道效應。
而SOI則是在溝道下方生長額外的絕緣體層，讓溝道自身的特性理想化，從而抑制短溝道效應。目前SOI最新技術可以把晶體管特徵尺寸降到22nm。相比FinFET，SOI晶體管的模擬性能要好得多，尤其是在微波毫米波頻段上比起FinFET有絕對優勢。
上面說到FinFET實際上是增強了柵的控制力，但是到了3nm節點上，短溝道效應又囂張起來了。而全環繞柵技術是FinFET的演進版本，盜一個三星的廣告圖，示意了FinFET到全環繞柵的演進，概括來就是:三面不夠，四面來湊。
繼續給摩爾定律續命現在可以預見面臨兩個問題。一是繼續降低特徵尺寸，帶來的性能提升可能無法抵消成本提升。全環繞柵技術肉眼可見地提高了工藝難度，帶來的成本增加可能會比較恐怖，因此客戶可能會越來越少，最後擊垮技術發展的可能會是市場(尤其是現在主流工藝早停留在28，40，65甚至90nm節點上，同時需要說明的是，現在先進位程的特徵尺寸，可以看成是一個「商標」，不代表實際柵長。)。第二就是目前無法逾越的理論極限，量子隧穿效應帶來的漏電流。繼續降低特徵尺寸，如果在保證控制好短溝道效應的情況下，也是不可行的。1nm工藝節點下硅大概就10個原子，繼續降低特徵尺寸，硅原子數量變少的直接後果就是勢壘越來越低，越來越多的電子可以獲得足以跨越勢壘的能量，從而形成漏電流。這個效應目前理論上無解，或將最後終結人類在降低晶體管特徵尺寸上的所有努力。
其實GAA技術不是什麼新鮮的東西了，早在1990年的時候，IMEC在開發抗輻射元器件的時候，為了降低器件的氧化層厚度，提出了用高質量的氧化層環繞硅膜的概念，這是GAA概念被首次提出（但是用非平面半導體工藝製備出相似器件在此兩年前的EDL上已經有報道了）。器件結構如圖1所示。器件在製作出來之後，發現柵對於溝道的控制能力大大改善，器件工作性能得到極大優化。但鑒於其工藝複雜且為非平面結構，受當時的半導體工藝所限，故該器件未進行大規模應用。
後面這種怪異的3D結構在2006-2008年的時候才被記起，在那幾年的IEDM上偶有出場，巧合的是那個時候正是finfet技術投入業界的前夜,finfet-a self-aligned double-gate MOSFET scalable to 20 nm,粉墨登場。finfet的優勢在於緩解了短溝道效應帶來的漏電問題和減小柵長度時帶來的輸出電阻問題，同時只需要把fin的高度增加，就可以提高器件的驅動能力。因此finfet擊敗了自己的孿生兄弟FD SOI，成為了foundry的寵兒，扛起了引領IC產業進步的大旗。
十年轉眼過去，北京房價從一平一萬三漲到了四萬，技術節點也從22nm進展到了個位數，硅農們也發現了finfet遇到的兩個問題：
（1）在有效柵長15nm，fin在5nm時，finfet遇到了嚴重的靜電問題
（2）隨著工藝的scaling down，finfet裡面fin的個數需要從兩個削減到一個，這就會使得器件的工作性能降低，為了補償因為fin個數損失的性能，需要把fin的高度做得更高，但這會讓工藝更加複雜，器件也更加難以大規模集成。
因此基於GAA工藝的各種神仙結構被不斷提出以取代finfet，如圖2中的b所示，nanosheet可以理解為柵極環繞多個溝道，多個溝道之間相互堆疊，可以理解為圖1右側結構的plus版本，以達到極佳的溝道控制能力。
之後為了進一步地增加集成度，需要解決另一個問題，就是N管和P管間的距離。在傳統finfet工藝中，N和P晶體管之間需要相隔三個fin的長度，極大地制約了器件的集成。為了讓NMOS和PMOS在版圖中可以離得更近，圖2中c所示的forksheet結構被提出，即在半導體加工過程的柵極形成之前長一層隔離層,隔離層在工藝過程中會將N管和P管的溝道完全隔開，使得N和PMOS可以做得很近，極大節省了空間。
不同於forksheet的造一堵牆，圖2的(d)互補FET技術是直接將通過將晶體管堆疊，可以看出是把NMOS堆在了PMOS的上面，這樣設計SRAM單元，可以減少高達50%的面積。
在2020年的ISSCC上，IMEC的Nadine Collaert女士提到，在3nm以下，很難再使得單個晶體管的性能再有提升，能做的只是提高集成度，降低功耗。所以從3到2，優化的程度可能並沒有那麼明顯。
可能是模擬做多了，個人認為真的沒必要去過於神化先進工藝帶來的變化。摩爾定律裡面講的晶體管數量翻一番只是字面意思，換種思路，是否能理解為單位面積上的晶體管所構成的電路性能提升一倍呢，不管怎樣續命，摩爾定律總會終結的，一個硅晶胞的邊長就有0.54nm那麼大。過分追逐先進工藝並不明智。記得胡正明先生講過，只要做出更加智慧的器件，半導體產業就會繼續發展向前。
有人說為什麼台積電邁向GAA為啥比三星晚？邁進去了又意味著什麼？簡單的說三句：
1. GAA晶體管最早的實驗室產品首發來自IBM, 三星是IBM技術聯盟中的重要成員，所以三星最先進去很正常；
2.邁得晚，不如邁得巧。因為GAA晶體管的工藝製程整合難度很高，直接影響量產良率，所以無論是先來者還是後到者，現在都卡在門檻上；
3.都在等ASML關鍵設備的，也就是遙遙無期的High-NA光刻機，否則就算工藝難關突破了，產能依然起不來，大家還是只能聚在門口打麻將。
之前寫了篇文章，對GAA有興趣的朋友可以一讀。
https://zhuanlan.zhihu.com/p/156744506
15年的時候，牙膏廠就說7nm研發成功了。。
熟悉工藝的讀者應該都知道，一個新工藝能被發布若干次，要不多說點，誰會關心這呢？
第一次的標題往往是：重磅！XXnm研發成功！
第二次的標題往往是：威武！XXnm試產成功！
第三次的標題應該是：終於！XXnm大規模出貨！
第一次到第三次，至少需要兩年時間。
現在的標題還在第一次之前，
yy了下一代
手動狗頭
廣告詞就是
我們在柵極里插入原子鏈
實現真正的一納米工藝
手動狗頭
GAA分別被台積電和三星認證了，再次證明了GAA是finfet接班人，可以繼續推進到1nm，摩爾定律可以再續命至少5年。再之後目前還沒有路線圖。
台積電2nm上GAA已經是非常晚的了。首先明確一下台積電的7nm節點、三星的7nm-4nm以及Intel的10nm都是在同一個節點上，密度都是在100MTr附近。按照TSMC近年來每個一代密度提升大約1.8X的趨勢來看，台積電的2nm很可能是在524附近，而之前的5nm和3nm分別是291和171附近。
為什麼要說密度呢？因為台積電實質上是一個對新技術非常保守的廠商，一切為了量產求穩。三星會在2021年的3nm節點（三星命名注水了，實際和台積電5nm密度類似略高）上了GAA，也就是200的密度節點。而Intel目前說是5年內量產，最大可能是5nm節點，估計密度在400左右。
那麼問題就來了，三星最後的FinFet工藝密度是4LPE/5LPE這波，大致上不超過150MTr，Intel則是7nm，大約在200-240MTr，而台積電則是291MTr。那這個和說台積電保守有什麼關係？且看下圖或這個文章：MebiuW：次世代半導體工藝預覽：3nm的新戰場 。就目前的技術趨勢來說，FinFet最後的大限就是Intel 10nm的三倍密度，也就是大約300MTr附近，台積電的N3剛好卡在FinFet的極限。
所以說對於新技術，台積電是能避免就避免上的，HKMG時代 台積電是來的最晚的，Intel 45nm就上了，三星32nm，台積電拖到第二版28nm。 FinFet時代 Intel 22nm上了，三星14nm也更早量產，台積電最晚。在光刻遇到瓶頸的7nm節點，台積電即不和Intel一樣嘗試高風險SAQP，也不和三星一樣等EUV，絕大部分節點通過控制尺寸刻意避開EUV，後續也只有少量的N7+量產。這回台積電對於GAA態度也是一樣。
因此從正向看，台積電這種做法能夠有效的保障工藝的進度理想良率給力。但是從反面看，台積N5 N3在密度上會有大改進，但功耗、性能提升都非常可憐。比如Intel的14nm，從14打磨到14++（第一版14++），性能提升26%或者功耗下降52%。而台積電從7nm演進兩代到3nm，功耗下降47%~51%，性能提升26%~33%，看起來就是真的空有密度。
這又如何呢，我英特爾依然堅守14nm
你們只知道向前走，喜新2nm厭舊14nm。只有我英特爾依然記得歷史的輝煌，依然牽著14nm溫婉的柔荑，不敢與君絕。
無論是14nm/7nm，還是現在吵吵的5nm/2nm，千萬不要把它跟晶元器件的某個實際參數掛鉤，最好把這堆數字納米理解成一個個的品牌，就好比小米6/7/8/9……n，華為mate20/30/40。比較製程，更合理的是比較器件密度。
另外，晶圓廠製程的利潤度並不跟製程的先進程度成正相關，也就是說同樣生產一塊晶圓，先進的製程不見得比差一些的製程更賺錢。這是因為先進位程一般良率低於成熟製程，並且在生產過程中，先進位程對於物料的消耗也遠大於成熟製程。如果新製程的良率過差，成本過高，那客戶不見得買賬。
那些吹噓未來1nm，甚至0.1nm工藝的，聽聽就好，單個硅晶胞的邊長都＞0.5nm，啥工藝能做出無缺陷的單硅層？那還是半導體嗎？而實際加工中還要生長各種其他輔助材料層
別叫摩爾定律，叫摩爾規律好不好？搞得和什麼數學公式一樣，實際上就是一工業現象而已。
台積電的7nm+和intel的10nm並沒有差多少，而intel公布的7nm可是比tsmc的5nm還要強
制約摩爾定律的不是什麼物理尺寸極限，euv，材料
而是錢
換句話說，想要維持摩爾定律，就得不斷地吸引新用戶進入，否則只靠存量，無法支撐這麼大的資本開支。
誰能保證2nm製程就一定會吸引更多的用戶來買？
那為啥半導體界一直沒法應用450mm晶圓，是真的做不出來么？是錢不夠啊。。
所以啊，tsmc這種行為，更像是商業宣傳
評論里說得好，為啥後面我又說成摩爾定律了，因為我也被洗腦了。最近才想明白，一時半會沒轉過來
【晶元製造成兵家必爭之地，得台積電者得天下】
7月19日，日媒《讀賣新聞》稱，日本政府正考慮邀請晶元代工龍頭企業台積電和其他海外晶元製造商，與日本國內的製造商及研究機構建立合作夥伴關係，共同打造一座先進晶元製造工廠。
對此台積電同日回應稱，台積電不排除各種可能性，但目前沒有相關計劃。
這一說法看起來有些眼熟。今年5月12日，台積電還表示「沒有赴美建廠計劃」。但僅僅 3 天后，台積電就宣布，將斥資 120 億美元，在美國亞利桑那州建立一座晶元工廠，採用5納米技術生產，月產能2萬片，直接提供超過 1600 個高科技技術崗位。
作為全球最大的半導體代工企業，台積電不僅僅意味著全球頂尖的晶元製造技術，還意味著大量的高端就業機會，現在更意味著商業戰爭的話語權。
在全球晶元產業鏈上，日本的競爭優勢在於生產半導體材料。在過去很多年裡，日本以壟斷性的優勢控制著氟聚醯亞胺、抗蝕劑和高純度氟化氫這三種材料的生產，它們都是智能手機和集成電路晶元等產品的重要生產材料。
去年7月，因為日韓關係交惡，日本政府宣布限制這三種材料對韓出口。斷供政策掐住了韓國晶元製造業的喉嚨，迫使韓國三星電子副會長李在鎔、海力士CEO李錫熙等人飛赴日本，請求對方恢復供應。磋商未果後，韓國政府甚至把日本政府告上了世貿組織。
但是，日本在晶元設計和製造上還是遜色於有英特爾的美國和有三星的韓國。日媒稱，日本已經向英特爾和台積電拋出了橄欖枝，並計劃在未來幾年內向海外晶元製造商提供總計數千億日元(摺合數十億美元)的資金。
日媒分析，日本政府希望結合全球強大的半導體廠商在該國建立工廠，不僅掌握先進技術，還能確保日本相關的半導體組件和設備製造商供貨穩定。
在如今「逆全球化」的背景下，對於有晶元需求而無晶元產能的國家來說，儼然是「得台積電者得天下」。常駐台灣的技術分析師本·湯普森曾評價說，「台積電想呆在中間，想當瑞士。但這種做法已經到了不可持續的時候了。」
2020年第一季度，台積電 56%的營收來自北美，22%的營收來自中國。7月17日，台積電錶示，鑒於美國商務部在晶元領域對華為的制裁新規，目前不計劃在9月14日之後為華為供貨。
1931年，張忠謀生於浙江寧波，其父曾任寧波市鄞縣財政局長，其母是寧波清代著名藏書家徐時棟的後人。 當年918事變，日本侵華。
1931年-1940年，一家人為避戰亂輾轉遷徙於南京、廣州、重慶、上海、香港，童年時光大部分都在香港度過。
1941年，太平洋戰爭爆發，日本入侵香港，其父張蔚觀攜妻帶子前往重慶，張忠謀進入重慶南開中學就讀。
1949年，新中國成立，18歲的張忠謀進入美國哈佛大學，全校1000多位新生，他是唯一的中國人。
1950年，張忠謀轉學到麻省理工學院，專攻機械工程。
1954年，獲美國麻省理工學院機械系碩士學位
1955年，24歲的張忠謀就職于波士頓附近的一家電器公司Sylva-nia半導體部門工程師，踏入半導體業。當時，他手握包括希凡尼亞和福特汽車在內的4家公司聘書，心情卻很低落。因為從麻省理工學院機械系拿到碩士學位後，他一心想攻讀博士，卻沒有通過資格考試。
1958年，27歲的張忠謀來到德州，進入德州儀器，為德州儀器第一個中國員工。當時德州儀器年營業額不到1億美元。沉浸在半導體技術研發中的張忠謀常與同事、集成電路(IC)的發明人傑克?基爾比(Jack Kilby)一起喝咖啡、談研究，目擊了集成電路的發明歷程。
1964年，獲美國斯坦福大學電機系博士學位，並重回德州儀器。
1965年，升任集成電路部門總經理。
1972年，先後就任德州儀器公司副總裁和資深副總裁，是德州儀器的第三號人物，僅次於董事長和總裁。此時德州儀器早已成為世界第一，在全球有6萬員工，其中一半歸張忠謀管。是最早進入美國大型公司最高管理層的華人。
1985年，張忠謀放下「美國夢」，回到台灣擔任工業技術研究院院長。
1987年，55歲的他創立台積電，開創的晶圓代工(foundry)模式。
1998年，台積電用了11年，才在0.18微米製程上勉強趕上IDM，有了足夠的競爭力。
2000年起，12寸廠成為新建晶圓廠主流，但一座造價高達25至30億美元，不僅中小IDM負擔不起，大型IDM要投資也常顯吃力，台積電開始獲得越來越多的重量級客戶，台積電開始騰飛。
2007年後，智能手機興起，蘋果和高通、海思的大量訂單讓台積電不斷加速追趕世界領先。
2013年，16nm工藝接近英特爾14nm工藝，開始趕超英特爾
2017年，台積電7nm工藝試產，英特爾10nm推遲，台積電終於成龍，進入無人區。此時，台積電成立30年。
2018年張忠謀退休。
2nm不是天上掉下來的。
沒有張忠謀在美國幾十年半導體行業的積累，有沒有台積電都難說。這是積累。
成立後落後11年，能堅持下來，等到了2000年的騰飛，這是耐心。
台積電的加班比華為更凶，現在世界頂尖，依然沒有鬆懈，這是努力。
資本控制下的fab給技術路線取名完全是為了噱頭、蠱惑人心，22nm是i家第一個finfet工藝製成，實際的溝道長度以前看過i家iedm的論文好像是四五十納米，其實finfet工藝以前的納米高k-金屬柵工藝也就是傳統平面柵結構的極限是32nm（i家的路線，工藝特徵尺寸跟其他幾家比算是比較有良心的），這個也不是準確的溝道長度。
在納米尺度下，不僅僅是超嚴重的短溝道效應，還有逼近硅原子尺度的波粒二象性、溝道摻雜的薛定諤分度等等量子理論的問題，宏觀上看整個器件的泄漏電很大，電子和空穴傳輸分布不再是傳統經典的半導體理論能解析，按照摩爾定律提升晶體管密度來推進性能升級的成本極其巨大，一大批風光一時的fab被賣掉、合併收購，最後先進納米工藝就tsmc、i家和三棒，amd的棄子格羅方德也放棄了與finfet路線截然不同的的另一條soi技術（由幾家包括ibm、ti、motorola巨頭主導的工藝路線，本質還是平面柵工藝，在模擬射頻性能優勢很大）轉投finfet。
前兩年讀研時在iedm上就讀過幾篇三棒的GAA(gate all around）文章，確實環柵工藝很吊，可是個人覺得其實是finfet的升級版，增強柵控抑制短溝，創新性有些索然無味，遠不如當年soi超絕緣襯底上高性能晶體管、平面柵到魚鰭型環柵finfet強柵控晶體管帶來的華麗驚艷的問世
目前，世界上最先進的晶元製程工藝是5納米工藝，而掌握這項技術的還只有台積電和三星。
在三星著力與台積電爭奪5納米訂單，英特爾和AMD還在推進7納米製程的時候，台積電又放出了一個大招——2納米製程取得了重大突破！
2納米製程取得重大突破，將切入GAA技術
台灣《經濟日報》今天報道了台積電2納米研發取得重大突破的消息，稱台積電已找到成功路徑，將切入GAA（環繞閘極）技術，為台積電發展鰭式場電晶體（FinFET）取得全球絕對領先地位之後，邁向另一項全新的技術節點。
儘管勁敵三星已早一步切入GAA，台積電仍有信心以2納米切入GAA技術，在全球晶圓代工市場持續維持絕對領先地位。
這是台積電繼去年9月正式對外宣告投入2納米技術研發後，在2納米技術的重大進展，凸顯了台積電強大的研發實力。
預計台積電最快會在下個月舉行技術論壇，宣告這項重大的技術成果。對此，台積電方面尚未作出回應。
業界推斷，台積電2納米將在2023至2024推出
除了宣告台積電2納米工藝取得重大突破後，《經濟日報》還提到了台積電7納米、5納米、3納米和2納米的訂單及研發進程。
據了解，台積電3納米預計明年上半年在南科18廠P4廠試產、2022年量產。業界以此推斷，台積電2納米推出時間將落在2023年到2024年間。
台積電在今年4月曾宣布，3納米仍會沿用FinFET技術，主要考量是客戶在導入5納米製程後，採用同樣的設計即可導入3納米製程，可以持續帶給客戶有成本競爭力、效能表現佳的產品。
不過，面對三星已決定在3納米率先導入GAA技術，並宣稱要到2030年超車台積電，取得全球邏輯晶片代工龍頭地位，台積電研發大軍一刻也不敢鬆懈，積極投入2納米研發，並獲得重大技術突破，成果找到切入GAA路徑。
台積電負責研發的資深副總經理羅唯仁還為此舉辦了慶功宴，感謝研發工程師全心投入，為台積電在先進技術布局，做出了重大的貢獻。
羅唯仁目前是台積電最資深的副總經理，原本計劃在三年前退休，被董事會慰留，持續領導台積電研發向前衝刺。
台積電目前重點與三星爭奪5納米訂單，3納米將沿用FinFET技術
雖然台積電對此刻意保持低調，也並未宣布2納米將採用何種製程技術。不過，台積電供應鏈透露，由於FinFET在3納米以下即會碰到瓶頸，因此台積電選擇切入GAA技術，腳步卻比三星晚。但台積電有信心會領先競爭對手，持續佔領全球晶圓代工龍頭地位。
台積電目前的重點在5納米製程與三星的決戰，從台積電目前滿載的訂單來看，在5納米製程上再次勝過三星，獨攬了蘋果新世代A14處理器代工大單，未來3納米即使沿用FinFET技術，仍會以優越的成本優勢獲得大量訂單。
喜歡的朋友可否點贊、關注一下呀 @恰AI
intel才是正確方向，對比三星的榨取剩餘價值，和台積電的修修補補。intel才是從根本上思考的公司。
也許高通-台積電/三星再牛，他們更傾向於商業利益，intel多少還能考慮到行業未來
就行谷歌再牛，都無法成為微軟，因為夯實這麼堅實的基礎，不是谷歌這種科技公司能做好的。。。。
推薦閱讀：
TAG:科技 | 半導體 | 晶元集成電路 | 台積電TSMC | 晶圓代工Foundry |