ISSCC 2019論文解析（四）鎖相環

ISSCC2019論文解析目錄：

1、Session 6 Ultra-High-Speed Wireline

2、Session 4 Power Amplifiers （Part 1)

3、Session 4 Power Amplifiers （Part 2)

4、Session 16 Frequency Synthesizers

今天來看ISSCC 2019的第16個session：頻率綜合器（frequency synthesizers）。

在集成電路設計中，PLL是個很值得認真學習一下的領域。

首先，PLL有用。任何的數字電路裡面總是會需要時鐘的。

其次，PLL涉及到了多個信號域之間的轉換：頻域（vco）、相位域（PD）、電壓域（Vctrl）、電荷域（CP），而且既有模擬信號又有數字信號，既有連續信號又有離散信號（PFD工作在離散域）。

再次，PLL是一個高階的反饋環路。典型的Type-II的PLL有三個極點一個零點，有些Dual-loop的PLL甚至有四個極點兩個零點，怎麼保證這樣一個系統的穩定？怎麼保證它能夠快速鎖定？如果把這些都理解清楚了，再去處理那些低階的校準環路應該是輕而易舉的事情。

最後，PLL里有大量的處理雜訊和spur的技術。一般來說，雜訊和spur是電路里較難分析的部分。

總之，PLL是一個麻雀雖小五臟俱全、複雜又不過於複雜的、數模混合的、高階反饋系統。因為複雜，所以很足夠的創新空間，而不過於複雜，所以不會龐大到一個人難以掌控的程度。PLL裡面的很多電路知識對做其他電路可以起到觸類旁通的作用。

下面看具體論文。

1）東京工業大學的Frac-N PLL

這是他們去年ISSCC工作的加強版。

這一篇在結構上主要的亮點是Sub-Sampling和Sampling之間的自動切換。Sub-Sampling因為省去了分頻器，在功耗和帶內相位雜訊上有優勢。但是它同時也失去了追蹤頻率的功能，可以鎖定在不同的諧波頻率上；環路鎖定範圍小，不能處理大的相位誤差。

一般做Sub-Sampling PLL的都必須加一個額外的頻率追蹤環路（FLL），以保證鎖定在正確的頻率上。但這還是不能解決環路鎖定範圍小的問題。這一篇的解決方法是在sub-sampling和sampling之間進行切換（實際上就是在有和沒有分頻器之間進行切換）。

與模擬域用開關電容做sub-sampling不同，這裡的sub-sampler是一個D觸發器，可以認為採樣的是相位域信號。這個D觸發器用PLL輸出的時鐘（下圖的CKV）上升沿觸發。因此NR-TDC比較的是參考時鐘REFB和CKV的某個上升沿（加上Clock to Q的延時）之間的延時差。

為了避免兩個環路之間打架，必須加上一個Deaa Zone的phase detector。這也是比較常見的做法。大部分時候採用sub-sampling環路，減小功耗。當相位誤差超過某個閾值，激活sampling環路，具備更強的糾錯功能，避免環路失鎖。

為了進一步降低功耗，頻率跟蹤環（FLL）隔一段時間才打開一次。因為頻率換主要處理的是溫漂等，對電路的工作頻率來說，溫漂的變化速度非常慢，沒有必要一直把FLL打開。他們組2013年的那篇replica VCO的ISSCC論文也採用了相同的思路，隔一段時間校準一次。

大家想一想，這篇論文三個環路背後的工程思想是什麼？分級！每一級針對不同的目標進行優化，從而達到一個較優的整體性能。這個思想在工程界簡直無處不在，比如電路里的coarse-fine tuning，既保證了調諧範圍又保證了解析度；再比如說計算機存儲架構，從緩存到內存再到磁碟，同時保證訪問速度和容量。

2）Sub Sampling PLL + ILFM from UNIST

這篇論文的PLL由兩部分構成，先是一個Sub-Sampling的PLL，輸出頻率在3～4GHz的範圍，然後再跟一個注入鎖定倍頻器（ILFM），倍頻到30G附近，倍頻數大約是9。

對於模擬域來說，sub-sampling採樣出來是一個電壓域的信號。電壓域的信號比相位域的信號要好處理多了，無論是放大還是數字化。ISSCC15一篇東工大的論文（25.2）就是這樣做的，sub sampling之後先對電壓信號放大，然後直接接ADC轉成數字，進行數字域的濾波。

這一篇也是從這個角度出發的。他實際上做了一個2b的flash ADC放在Sub samplitng之後，論文的主要亮點在於對ADC的位數和閾值電壓的優化。

3）Phase Noise Cancellation from 澳門大學

這一篇論文挺有趣的，跟之前的好多篇論文都可以聯繫起來。

假設我們現在有一個PLL，輸入一個參考頻率fref，本來fref的相噪性能挺好的，經過各種模塊各種環路一通折騰（每個模塊都貢獻雜訊），得到一個雜訊更大的輸出時鐘。在系統里，我們有一個乾淨的fref和一個「臟」的輸出時鐘，那問題就來了，我們可以用這個乾淨的fref再次凈化「臟」的輸出時鐘嗎？

答案當然是可以！

第一種做法，用fref生成一個脈衝，然後把這個脈衝直接注入到VCO里，用注入鎖定的效應來減小VCO的雜訊。這就是所謂的Injection-Locked PLL（IL-PLL），這幾年的ISSCC有很多IL-PLL相關論文。

這樣做對改善相噪效果很明顯，但又帶來新的問題。引入注入之後，有兩種機制共同控制著VCO，怎麼讓這兩種機制不打架？

如果脈衝注入的時間和VCO本身的時鐘沿沒有對齊，那麼會引入周期性的相位差，造成Spur。因此有很多論文在解決脈衝注入時間的校準問題（ISSCC12 19-8，ISSCC13 23-8）。

在注入鎖定之後，VCO的頻率漂移被注入效應給遮蓋起來，傳統的PLL環路起不到作用。而子諧波注入鎖定範圍非常有限，很有可能VCO一下子漂到鎖定範圍之外，導致PLL失鎖。怎麼辦？那我做一個replica的VCO，用傳統環路去校準replica VCO頻率，控制電壓同時給到處於開環注入鎖定狀態的主VCO（ISSCC13 14-1）。兩個VCO還是會存在失配？額外的功耗太大？好說，那我只對Ring VCO的最後一級反相器做replica (ISSCC『16 10-7)。

不是說注入鎖定效應屏蔽了反饋迴路嗎？沒問題，那我在每四個注入脈衝中遮住一個，留給PLL反饋環路用（ISSCC15 10-7, ISSCC18 25-2)。再或者，我不像傳統的PLL去和參考時鐘比較，而是搞一個windows，去看VCO的相鄰兩個周期長度是不是相等（沒有找到是哪一年的ISSCC）。

第二種做法是，直接用fref的一個邊沿代替Ring VCO的邊沿（ISSCC』12 14-2），這種方法叫做MDLL。這種方法也同樣面對delay mismatch帶來的spur，在IL-PLL中的有些校準方法在這裡也可以用。

IL-PLL和MDLL又同時面對著小數環不好做的問題，也有一大堆ISSCC論文在解決這個問題，這裡就不一一列舉了。

上面的兩種做法都碰了原來的鎖相環路，造成了一些額外的問題。那能不能在不碰環路的前提下用乾淨的fref去凈化輸出時鐘呢？

答案當然是可以！（不用想，這種設問句式的答案都是可以）

簡單來說，我可以把輸出時鐘和fref的邊沿再比較一次，如果輸出時鐘的邊沿偏前，那就往後調一下，如果偏後，那就往前調一下，讓這兩個邊沿對齊。如果做成反饋的形式，那就是ISSCC16 2-3這篇（PLL+DLL的結構），如果做成前饋的形式，那就是今年這篇。反饋呢，穩定性比較好，但需要更多的模塊，會貢獻額外的雜訊，環路穩定時間較長。前饋呢，反應速度快，但穩定性較差，因此這一篇還需要一些PVT tracking的電路去控制相位調整的強度。

這兩篇都相當於在PLL後面在額外加了一個相位域的高通濾波，所以你去看相位雜訊的對比，最主要的改善都在帶內。還有沒有其他的實現相位域高通濾波方法呢？有，Alvin Li, VLSI16。它還有一篇JSSC的擴展論文，結構相對複雜一點，但我認為出發點是一樣的。

這篇論文的具體細節感興趣的同學可以去具體看，三言兩語很難講清楚了。看的時候帶著疑問去看，比如：它是怎麼檢測輸出時鐘和fref邊沿之間的相位差？這個相位差是怎麼轉換成一個控制信號的？控制信號又是怎麼去調整相位的？為什麼可以做到PVT tracking？這些問題都想清楚大概就足夠了。

4）Fractional Divider From UCLA

之前的ISSCC里也有做Fractional Divider (ISSCC14 15-4)的論文，但這一篇做的效果要好非常多。

在時鐘電路里，整數分頻相對比較好做，因為它們不需要產生新的edge，分頻後的時鐘edge全部來自於輸入時鐘的edge，我們只需要相應的邏輯把某個edge給選出來即可，頂多需要再校準一下占空比。但小數分頻不同，我們需要憑空產生一些時鐘edge位置，而且這個edge還必須是受控的，不能在隨便哪兒一戳就算了。

我見過兩種思路。

一種類似傳統的DSM Fractional-N PLL裡面的做法，在兩個整數分頻比裡面來回切換，這樣平均之後產生一個小數分頻的效果。14年ISSCC這篇採用的是這個思路。但是，這種方法雖然產生了一個平均的效果，但它本質上是沒有產生新的edge位置，jitter性能肯定不好。在fractional-N pll裡面，整個環路進行濾波，VCO輸出的時鐘沿還是均勻的，jitter性能相對好一點。在fractional divider裡面沒有這樣的環路。他們的解決方案是在後面加一段delay line，控制這個delay line來對製造正確的edge位置。那麼以什麼為標準來控制？怎麼控制？這又涉及到了一大套以相關為基礎的校準方法，不詳細講述。

第二種做法可以叫做PI based，或者DPC based。所謂PI或者DPC，可以看作數控移相器。那麼，我讓一個時鐘經過PI，PI的數字控制碼不停的旋轉，這樣等效的就改變了頻率。這種方法的應用很廣，比如在Serdes裡面處理頻偏，基於BBPD的Frac-N PLL也是這麼做的。今年這篇採用的是這套方案。他基本上做了一個兩級PI（Coarse-Fine），然後做了一套控制和校準邏輯去讓PI碼以正確的速度旋轉。這種做法也是要校準的。因為PI從code到phase的轉換存在非線性，不校準也會產生很強的Spur。

同樣需要校準，哪種做法更好呢？我覺得第二種從架構上優於第一種。因為第二種的校準只需要幹掉PI本身的不匹配即可，它的這個變動是低速的，甚至可以做成一次性校準。而第一種輸出時鐘的每個邊沿位置都要被調整，這個校準所要求的速度更高，因而成本更高。

這篇論文的校準效果非常棒，直接把spur從-50dB搞到了-100dB以下，而且他這種方法不區分spur的特性。不只是fractional divide操作自己產生的spur，測試的時候，他們還從外部注入spur，校準電路同樣能搞定。這篇論文最主要的亮點就是它的校準方法。

5）Ref Quadrupler PLL from UCLA

這是Razavi組的論文。Razavi親自在ISSCC上講的，我去聽了，講的非常清晰易懂，不愧是名教授。這篇論文對我來說很有啟發性，他背後的某一點思想很有趣，我覺得也是普適的。這裡我不打算講的太細，提幾個問題，有興趣的同學可以跟著這些問題去思考一下。

首先，這篇論文先對參考頻率做了一個四倍頻，好處很容易理解，這樣可以降低倍頻數N，對PLL的帶寬、雜訊性能都能帶來優勢。但是，PLL也是也個倍頻器，為什麼這裡他不用一個PLL去做倍頻呢？用PLL倍頻就變成兩個PLL級聯，相比文中的做法有什麼壞處？

跟上一篇的fractional divider相同，對參考頻率做四倍頻也需要產生新的edge位置，那必然也需要對edge的位置進行校準。

基本上所有的校準方法，都可以分成檢測、控制和調諧這三個環節（手動校準的檢測和控制兩部分由人腦完成）。

拿這三個環節去套這篇論文，他是怎麼檢測新產生edge位置誤差的？提示，這是一個相位信號，所以可以用Phase Detector。去年ISSCC也有一篇論文對參考頻率做四倍頻（ISSCC18 25-2），但它的檢測方法跟這篇很不一樣。

控制指的是濾波，我需要多寬的環路帶寬？需要幾階的環路？這與校準量的特性有關，一般來說，如果是很低速的variation（比如PVT），那麼一階環路就足夠了，簡單且沒有穩定性問題。但如果環路要同時校準掉多個variation，怎麼把它們區分開？

調諧是相對容易的部分。對於edge位置，用voltage controlled delay line即可。另外一個額外的問題，這個校準環路對雜訊有什麼影響？

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