大話Verilog——Verilog入門（一）
來自專欄電子和AI
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筆者：Elin
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大話Verilog——Verilog入門（一）
前言
今天心血來潮想寫Verilog系列的文章，翻開了以前看過的一些書的文章，想到，那時候學習Verilog的點點滴滴，彷彿在不久的昨天，筆者也從一個毛頭小子變成了一個油膩中年大叔了。對於Verilog也有一些自己的想法，今日以此系列來和大家分享下，不足之處請多多包涵。
這個系列更新的步驟可能會比較慢的點，主要也是筆者想以一種簡單，詼諧的形式來描述。而不想 像市面上很多的教程一樣，很嚴肅很教科式，看起來並不輕鬆，還很痛苦，減少了很多人對Verilog的樂趣，所以系列主要以聊思路和思維為主，不會涉及到較多的程序。
Verilog 的入門級概念
Verilog是什麼，是幹嘛用的？這兩個問題也是這篇文章的重點。
此圖為電路板，以FPGA為CPU開發的電路板，圖來至網路
想到會看到我這篇文章的人，應該對電路板有點概念吧。做為一個電子人，是應該會懂的。沒錯，我這樣認為，應該是沒問題的，不過，我實驗室剛剛進來的小夥子來實習的時候，確實問了一個驚為天人的問題！電路板是什麼，不過還好他不是來搞技術的，也不是電子出身的，那時候可是把我嚇出了一把冷汗，相信看這篇文章的各位，不會是……
那麼上面的電路板和我們今天要聊的Verilog又有什麼關係呢？
那麼我再來講點電路板的設計流程吧。
需求——原理圖設計——Netlist輸出——PCB設計——製版文件製作（包括了BOM）——製版（包括了貼片）——調試——投產
上圖為原理圖設計的部分截圖
圖中是由一些芯品和電阻電容和其他電子器件構成，也是由這些器件來完成我們的功能設計的。而這其中的晶元則由N多個晶體管開關組成。
片正是由這些密密麻麻的晶體管組成（千萬級別）。
而這些晶體管組成的邏輯設計假如由上面我們的原理圖設計方案來設計，那你們可以想像下工作量得有多大，當然一些簡單的邏輯關係還是可以由以上原理圖的方式來設計的，而一旦設計到了如上圖密密麻麻的設計的話，原理圖設計就遇到了瓶頸了。因此需要有一種可以簡單代替工作的方式出現，所以我們的硬體描述語言就怎麼出現了。而Verilog則屬於硬體描述語言的一種，也是目前市面最流行的一種。
其實到了這裡上面的兩個問題也基本回答完畢了！
讀者可以自己組織下語言來回答下！！ 唉！！！看出你們這些筆者和我當初一樣懶惰的了！！Verilog是硬體描述語言的一種，用以數字電子系統的設計，也是FPGA開發的流行語言。可以進行各種級別的邏輯設計，和用於模擬驗證、時序分析等。
在筆者還是個毛頭的時候，總是認為聊一些技術，就直接聊技術嘛，為什麼很多人總是喜歡聊聊這項技術的歷史和發展，想想自己又不需要用到，這個確實對於新手來說沒什麼用處，直到後來筆者發現了解這些歷史可以將你所學的知識給貫通起來，即你開始了解這項技術裡面每個實現方法的前因後果，可謂是任督二脈怎麼打通的必經之路呀。
當然一個新手開始會關注一項技術的歷史的時候，也是他有所積累的時候，對於新手來說，下面的圖可以忽略不計，筆者認為這個圖還是有必要放下來的。等到你們有所感悟的時候，再翻翻這篇文章來看吧Verilog的發展歷史吧！
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