模擬電路設計面對的新挑戰 | 半導體行業觀察

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來源：本文由公眾號 半導體行業觀察（ID：icbank）翻譯自semiengineering，謝謝。

模擬設計從來都不容易。工程師們可以把整個職業生涯都花在鎖相環（PLL）上，因為要讓它們正確，就需要深入了解電路的功能，包括它們在不同的製程邊界和不同的製造工藝中的響應。

在FinFET時代，這些挑戰在模擬電路中愈演愈烈。例如，重用在數字設計中是很常見的做法，但是它並沒有應用到模擬設計的多個節點中，因為模擬電路的微縮不能超過某個特定的界限。

從技術上講，這種情況有幾個原因。西門子Mentor公司模擬/混合信號驗證部門產品營銷與管理總監Mick Tegethoff表示：「高精度模擬設計人員不會對重用和遷移感到滿意，因為舉例來說，模擬技術中沒有任何工具可以保證時序收斂。我們看到傳統的模擬設計師花了很多時間去真正理解設計的功能。」

在FinFET節點中出現的越來越多的物理和靜電效應迫使工程團隊將遷移作為一種選擇，並重新考慮架構、設計電路，同時進行更多的驗證。

Tegethoff表示：「推動這一切的是更小的幾何圖案，它實際上包含一些有助於模擬設計的特性。從某種意義上說，模擬器件的微縮會使漏電流之類效應得到改善，但它的微縮並不像數字器件。這不是那種只要微縮就能完成的事情。有些事情確實使它變得更加困難。對於高精度ADC、PLL和精密模擬電路，當你遷移到越來越高級的節點時，器件本身的隨機雜訊就會成為不可忽視的主要因素，這需要在模擬中加以考慮。」

For the two types of noise that are on transistors — thermal noise and flicker noise — transient noise analysis can be run within SPICEsimulation. 「This is a time-domain analysis, but at every time step it inserts the random noise for each of the devices,」 Tegethoff said. 「And while it does make stimulation take longer, design teams can simulate complex PLLs or high precision ADCs in the time domain to see it locking, see its stability.

對於晶體管上的兩種雜訊類型——熱雜訊（thermal noise）和閃爍雜訊（flicker noise），可以在SPICE模擬中運行瞬態雜訊分析。Tegethoff說：「這是一種時域分析，但每一步都為每個器件插入隨機雜訊。雖然它確實能使模擬花費更長的時間，但設計團隊可以在時域模擬複雜的PLL或高精度ADC，以觀察它的鎖定或穩定性。」

另一個越來越大的挑戰涉及互連電阻，這個問題在每個新節點上都日益嚴重。對於互連，互連本身的電阻和電容必須在電路的模擬中進行考慮。否則它就會不準確。導體越薄，電阻越大。

Tegethoff說：「如果晶體管的輸出與另一個晶體管連接在一起，那麼在以前，你可以把它看成是零電阻的理想導線。現在它有了一定的電阻，這就意味著在電路layout之後，必須提取layout寄生參數。這些必須反饋到原理圖中，並在包含所有內容的情況下再次進行模擬。這將導致電路上的元件數量增加100,000倍，從而模擬時間要長得多。如果你使用電阻進行模擬，發現它不符合規範，那麼你必須返回，更改內容並再次進行模擬——更不用說需要進行額外的驗證。」

在模擬IP中，驅動複雜性的其他因素包括器件本身的可變性，這需要蒙特卡羅類型的分析來確保可變性是可控的。器件的行為特性依賴於layout內容和環境，而這通常是由layout依賴效應（LDE）所導致的。Cadence設計IP高級產品營銷經理Muthu Vairavan表示，這些效應顯著增加了設計和layout之間的迭代。

Vairavan說：「此外，由於複雜的設計規則，使用多重曝光印製這些低級幾何圖案增加了通常的layout周期。模擬設計人員還需要考慮與線邊緣粗糙度相關的不匹配效應和這些低級特徵尺寸的互連變化。FinFET的出現給模擬設計帶來了額外的限制，因為器件寬度現在必須是鰭片的離散倍數（與平面晶體管不同）。這些器件還容易受到鰭片寬度和高度製造變化的影響，以及通孔和互連電阻的影響，這使得模擬匹配變得複雜。」

儘管模擬設計人員和工具供應商已採用新的設計方法和工具流程來適應這些變化，但每個節點都帶來了新的複雜性，導致成本和上市時間的挑戰。Vairavan指出：「在高性能企業應用中看到的一個日益增長的趨勢是，從SoC轉向系統級封裝（SiP）設計，其中多個模擬和數字晶元集成在封裝內。這使得數字設計能夠轉移到高級節點以實現產品差異化，但仍然使用來自舊節點的經過驗證的模擬IP。這得益於多晶元模塊和2.5D集成技術的進步，以及高帶寬、低功耗封裝內互聯的可用性的提升。」

但是，對於低成本的系統應用來說，挑戰仍然存在，封裝級集成的成本增加是不合理的。Vairavan補充說：「即使在高性能數據中心和雲應用中，關鍵的混合信號設計，比如非常高速的基於DSP的SerDes，也將受益於更高密度和更低功率的高級節點。因此，模擬設計人員需要繼續創新，代工廠商和工具供應商需要在模擬設計早期的工藝和工具開發周期中加入模擬設計反饋，以緩解這些挑戰。模擬IP是許多SoC設計中的關鍵區別，它們的性能和質量對於這些產品的成功至關重要。」

節點和代工挑戰

模擬電路的工藝遷移一直都很棘手，但在FinFET領域，它已經成為一個更大的問題。

ArterisIP技術顧問Ed Petrus解釋說：「因為先進節點面臨的挑戰，人們稱之為遷移的舊技術或多或少與壓縮有些相似，例如，在現有layout中，350nm等較舊節點的PLL會增加一個0.X的乘數因子。對於模擬電路而言，這一直是個問題，因為模擬電路對於匹配這樣的設計技術提出了非常嚴格的要求，當有兩根導線進出某種差分電路時，這兩根導線的電流必須匹配。這是通過在該電路中非常嚴格地放置器件來實現的。舊式的壓縮的問題在於，因為它是一種演算法，它不理解這些嚴格的要求。在模擬世界中，這些稱之為約束。這些匹配的要求最終會通過壓縮在不知不覺中被破壞。因此，最終的電路將無法正常工作。」

這個問題從180nm開始就存在。在此之下，一切都需要重新設計。

Petrus表示：「器件的特性發生了很大的變化，設計人員必須重新審視電路，並確定電路的現有類型是否真的適用於新節點。如果它可以工作，那麼topology將得以保持，器件尺寸也會得到調整，這通常足夠了。但對於高級節點來說，這是不太可能的，所以設計團隊最終會回到電路並重新設計大部分內容。」

高級工藝節點根本不是在考慮模擬特性的情況下創建的。它們是為了數字電路的面積微縮而開發的。

Synopsys的產品營銷經理Manuel Mota表示：「實際情況是，模擬電路和模擬介面最終需要集成到數字模塊中，當然，設計這些模塊的人和想要集成它們的人確實面臨著挑戰，這是可以解決的。」

這些挑戰源自工藝的內在特性。Mota說：「其中的一些效應甚至開始出現在大批量工藝中，使用FinFET影響會更明顯。而且，這些器件本身要複雜得多，而且它們的建模也變得更加複雜，並且更難以使用。特徵不再依賴於內在器件的直接鄰近。現在，鄰近效應（proximity effects）已經遠遠超出了通常的效應，設計師們再也不能假設晶體管的某些特性來設計了。必須假設它是在一個大迴路中，並且必須考慮周圍產生的所有這些影響。這不僅適用於器件，也適用於器件周圍的連接。所以把一個器件和另一個器件連起來同樣相當複雜。」

即使使用金屬疊層，過去也可以認為它們幾乎是理想的，但是現在的電阻、電容和寄生效應在整個電路設計的特性中都扮演著重要角色。此外，還有與FinFET相關的效應。

Mota說：「你不能再任意設計你想要的柵寬度和柵長度，在過去這是可能的。這對於模擬設計的意義是，首先，該工藝通常對模擬設計的特徵較少，因此對電路的電氣特性有更多的不確定性。你必須遵守和驗證的規則要複雜得多，驗證設計也變得更加耗時，在高級節點中可以輕而易舉地增加3、4倍。」

此外，過去在非常保守的電模擬節點（如老化和可靠性）中，一些設計不敏感的東西現在卻至關重要，尤其是在汽車、醫療和工業應用領域。

Mota說：「你需要對它們進行設計並驗證一切。這再次延長了設計周期。而在模擬方面，在模擬過程中，如果你正在處理電壓和電流的精細演變，這可能意味著非常長的驗證周期。這是主要的挑戰之一。然後，當談到工藝和器件的特性時，它們並不一定是模擬設計的理想選擇，假設你有一個以數字為中心的設備，它的模擬特性很差。也許它們從模擬的角度進行了很差的建模，而這些通常不會被現代模擬設計所解決，傳統技術無法解決您想要創建線性設計的問題。在某種程度上，你做的恰恰相反。你得承認這個工藝並不好，得接受這個工藝的特點和你正在設計的晶體管的特性不是很好。你所做的就是利用這個工藝中的優點，比如器件豐富。在這個工藝中，你可以有幾百萬個門，基本是免費的，而且可以進行校準。」

Tegethoff說：「鑒於所有這些，權衡是一個微妙的平衡。如果你有關於電路的知識並且確實遷移，那麼有時必須調整電路。你運行的驗證越多，運行的模擬越多，運行的變異性感知模擬（variability-aware simulation）越多，那麼你擁有的裕度就越小，異常現象就不會發生。不幸的是，在模擬方面，很大一部分裕度是面積或功率。為了減少噪音的影響，你需要提高功率一類的東西。最後，器件本身的模型更加複雜。FinFET器件模型的方程會多出3、4倍。」

高級節點中模擬IP的問題最終歸結為一切都變得越來越複雜，三階效應成為一階效應。Tegethoff說：「最終的結果是，我們不斷要求在這些節點上進行SPICE精確模擬，包括更長時間的模擬、更多的模擬、智能環境的需要，例如蒙特卡洛模擬持續要求電路模擬準確，但需要變得更快，處理更大規模的電路，以便它們能夠在合理的時間內完成工作。」

結論

展望未來，考慮到支持諸如5G之類的技術的頻率和帶寬所需要的東西，設計師仍然需要全力以赴來解決這一切。這是極其複雜的，而且會變得更加複雜。

Tegethoff 表示：「模擬內容正變得越來越重要，因為它們都處於邊界。無論是物聯網、通信還是汽車，你都必須應對模擬世界。這些介面需要更快，他們需要保持準確，並且需要低功耗。」

曾經有點孤立的模擬設計藝術現在不得不處理許多與先進的數字設計相同的問題，而且還有模擬電路的一些特有難題。

原文鏈接：https://semiengineering.com/analog-migration-equals-redesign/