PCB設計：降低雜訊與電磁干擾的24項經驗

PCB設計：降低雜訊與電磁干擾的24項經驗降低雜訊與電磁干擾的經驗。(1) 能用低速晶元就不用高速的，高速晶元用在關鍵地方。(2) 串一個電阻的辦法，降低控制電路上下沿跳變速率。(3) 盡量為繼電器等提供某種形式的阻尼。(4) 使用滿足系統要求的最低頻率時鐘。(5) 時鐘產生器盡量*近到用該時鐘的器件。石英晶體振蕩器外殼要接地。(6) 用地線將時鐘區圈起來，時鐘線盡量短。(7) I/O 驅動電路盡量*近印刷板邊，讓其儘快離開印刷板。對進入印製板的信號要加濾波，從高雜訊區來的信號也要加濾波，用串終端電阻的辦法，減小信號反射。(8) MCD 無用端要接高，或接地，或定義成輸出端，集成電路上該接電源地的端都要接，不要懸空。(9) 閑置不用的門電路輸入端不要懸空，閑置不用的運放正輸入端接地，負輸入端接輸出端。 (10) 印製板盡量使用45 折線而不用90 折線布線以減小高頻信號對外的發射與耦合。(11) 印製板按頻率和電流開關特性分區，雜訊元件與非雜訊元件要距離再遠。(12) 單面板和雙面板用單點接電源和單點接地、電源線、地線盡量粗，經濟是能承受的話用多層板以減小電源，地的容生電感。(13) 時鐘、匯流排、片選信號要遠離I/O 線和接插件。(14) 模擬電壓輸入線、參考電壓端要盡量遠離數字電路信號線，特別是時鐘。(15) 對A/D 類器件，數字部分與模擬部分寧可統一下也不要交*。(16) 時鐘線垂直於I/O 線比平行I/O 線干擾小，時鐘元件引腳遠離I/O 電纜。(17) 元件引腳盡量短，去耦電容引腳盡量短。(18) 關鍵的線要盡量粗，並在兩邊加上保護地。高速線要短要直。(19) 對雜訊敏感的線不要與大電流，高速開關線平行。(20) 石英晶體下面以及對雜訊敏感的器件下面不要走線。(21) 弱信號電路，低頻電路周圍不要形成電流環路。(22) 信號都不要形成環路，如不可避免，讓環路區盡量小。(23) 每個集成電路一個去耦電容。每個電解電容邊上都要加一個小的高頻旁路電容。(24) 用大容量的鉭電容或聚酷電容而不用電解電容作電路充放電儲能電容。使用管狀電容時，外殼要接地。非常感謝「劉少奇」的投稿!
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