基於Nios II軟核處理器的通信信號源SOPC設計

06-29

摘要：介紹了SOPC的概念、全數字信號發生器和調製器的原理和結構。給出了基於Nios II嵌入式軟核處理器的多功能通信信號源的SOPC設計實例和詳細的測試結果。

關鍵字：SOPC；Nios II；IP Core；通信信號源。

SOPC design of Communication signal source based on Nios II Embedded processor

Yue Haixiao Lian Baowang

(Department of Electronic Information, NPU, Xi』An, 710072, China)

Abstract: Introduce the concept of SOPC, the principle and structure of numeric signal source and modulator. Present a communication signal source design instance based on Nios II embedded processor, and provide particular test result.

Key word：SOPC; Nios II; IP Core; communication signal source.

0 引言

SOPC（System on a Programmable Chip，片上可編程系統）是Altera公司提出來的一種靈活、高效的SOC解決方案。它運用IP核，將處理器、存儲器、I/O口等系統設計需要的功能模塊集成到一個FPGA器件上，構建成一個可編程的片上系統，具有靈活的設計方式，可裁減、可擴充、可升級，並具備軟硬體在系統可編程的功能。在可編程器件內，還具有小容量高速RAM資源和足夠的可編程邏輯資源，用於實現其它的附加邏輯。

Nios II是Altera針對其FPGA設計的嵌入式軟核處理器，它只佔晶元內部很少的一部分邏輯單元和存儲資源，成本很低，具有上百兆的性能，靈活的自定義指令集和自定義硬體加速單元，以及友好的圖形化開發環境Nios II IDE。

1 系統設計

1.1 系統概述

設計使用了Altera的Nios II嵌入式軟核處理器，藉助SOPC Builder和Quartus II軟體，在Altera EP1C6T144C8晶元上實現了通信信號源的SOPC系統。圖1是本設計的系統結構圖，主要的功能模塊全部集中到一片FPGA上，實現了SOPC的設計思想。晶振提供的20MHz時鐘經過FPGA內部鎖相環倍頻得到40MHz和160MHz兩個時鐘信號，其中40MHz時鐘作為Nios II系統的主時鐘，160MHz時鐘作為信號產生部分的主時鐘。

作者簡介: 岳海嘯(1981－),男,江蘇徐州人,在讀碩士研究生,主要研究方向：SOPC技術、DSP技術、EDA技術、軟體無線電技術等；廉保旺(1962－),男,河南焦作人,教授,主要研究方向：通信、導航定位系統設計及DSP、FPGA應用.

圖1 系統結構圖

本系統的功能是根據鍵盤或Uart介面的設定值產生相應的通信信號波形，並將調製方式、調製參數等顯示在LCD上，通過Nios II處理器控制整個系統工作。片上存儲器IP Core，Uart介面IP Core，自定義Avalon介面從設備鍵盤顯示控制器和信號源控制器均作為外設掛在Avalon匯流排上。Avalon匯流排是Altera針對其FPGA設計的片上匯流排，支持多個主設備和從設備，具有完善的匯流排仲裁邏輯。為了提高系統集成度，Nios II的程序存儲器和數據存儲器均使用了片上存儲資源。由於Cyclone EP1C6T144C8片上存儲資源較少，我們使用了經濟型的Nios II內核，軟體編譯時選擇了Reduced device drivers和Small C library選項，去掉了Clean exit選項。

1.2 信號源邏輯設計

信號源邏輯是本設計的核心部分，圖2為信號源邏輯的結構框圖，包括波形發生器，調製邏輯和調製信號發生器。波形發生器的輸出直接連接到DAC，產生輸出波形；調製信號發生器用於產生調製信號，包括可設定頻率的正弦信號，可設定碼率和生成多項式的m序列，或是任意波形（波形表的形式）；調製邏輯根據調製信號發生器輸出的調製信號，根據設定的調製方式和調製參數，通過控制FTW(Frequency Turning Word)，POW(Phase Offset Word)和ASF(Amplitude Scale Factor)三個參數控制波形發生器產生相應的波形。