7nm之後的工藝製程還能實現嗎？

近來，GlobalFoundries宣布將會推進7nm FinFET工藝，引發了行業對工藝節點、光刻等技術的探討。本文是來自SemiEngineering 2014年的一篇報道，帶領大家了解7nm工藝及以後的半導體業界的發展方向。（由於推測是2014年的，事實上可能有點過時，希望大家能夠補充最新的業界進展和觀點，謝謝）。

隨著尖端晶元製造商將其產品推向16nm、14nm、10nm甚至7nm製程，相關供應商也在更新其技術藍圖。現在華為海思、三星和高通等晶元製造商正在媒體上披露其10nm晶元的出貨規劃，Global Foundries,、Intel、三星和TSMC也正在循序漸進的推進其工藝製程，Global Foundries甚至還在日前公布了其7nm計劃。

但隨著工藝節點的推進，硅材料本身的局限逐漸顯現，加上ASML的EUV光刻機遲遲未能交付，業界對於摩爾定律在7nm、5nm和之後的製程是否有效發表了不同的見解。從我們的角度看來，10nm節點工藝的實現是沒有什麼問題的（如今已經成為事實，10nm量產在即），但到了7nm和之後的製程，則面臨更大的挑戰。7nm是否能順利量產，5nm是否還有可能，3nm是否只存在於想像之中，（這句話讀起來不通）。

但有一點可以肯定，那就是到了10nm之後，我們不能像在以往節點一樣，通過簡單地縮小柵極寬度來推進工藝製程。往7nm的遷移勢必需要昂貴的全新晶體管架構、溝道材料和內部連接。同時還需要全新的Fab工具和材料。但就我們觀察，這些目前都不夠成熟。

從技術的角度看來，我們可以生產7nm或5nm晶元。但設計和生產這些製程的晶元，則需要極強的資金和能力。另外，在有多重選擇的當下，如何選擇正確的技術也是實現這些製程的關鍵。

從之前的路線圖看來，在7nm製程，最有希望的晶體管候選者就是高電子遷移率的III-V族FinFET，而之後的5nm則會迎來下一代的晶體管。

但近來這些現狀都已經改變了，根據IMEC的一些報告顯示，雖然III-V族 inFET可能會應用在7nm上，但他們認為最終會在5nm的時候普及（這句話不對勁，是不是普及的是下一代結構的晶體管？）。所以根據IMEC的觀點，下一代的晶體管可能會在7nm上就出現。

其實在7nm的時候，有三種晶體管可以選擇，分別是環繞柵極場效應晶體管、量子阱FinFET和SOI FinFET。根據IMEC的報告，環繞柵極場效應晶體管是最好的選擇，但現在來宣告勝利者還是為時過早。同樣，鍺或者III-V族材料都應該是7nm時溝道的首選材料之一（首選，又是之一？）。

其實一直以來，業界都在尋找一個性價比能接受的方案。但現在晶元製造商們似乎正在加速推進其所選擇的技術，並將其推向市場，以取得競爭優勢。

從IMEC的報告中我們可以發現，在其CMOS計劃中，其研發和合作夥伴包括了Global Foundries, Intel,三星和TSMC等。IMEC會和他們一起縮窄選擇範圍，並做出最終的選擇。

基於IMEC及IMEC合作夥伴路線圖，產業有可能在2018年進入7nm時代（從今年來看，可能要推遲）。不必驚奇，他們都希望能解決晶元尺寸繼續縮小的問題，或許這將真的是摩爾定律的終點。問題是不管未來7nm能否達到，或是會有一些推遲，整個產業的前進步伐己不可能再是每兩年前進一個節點。

他們還對5nm及其之後的的選擇做了考量。他們表示，在7nm之後，不確定性會明顯提升。

10nm之後，IC設計上商和製造商的花費必然會急速上升，屆時只會有少量的設計商和製造商有足夠的金錢和資源能夠跟上，業界之間的合作也勢必會達到空前的高度。三星的相關負責人表示，他們的研發中心正在同時進行三個節點的研發，他們的最終目標是接近1.5nm。

在問到怎樣實現的時候，三星負責人表示，他需要更強大的工具，材料和開放的創新，當然，三星並不能憑自己來實現相關事宜。

可能的選擇

短期內，晶元製造商們明確地會在FinFet和二維的FD-SOI技術上將節點推進到10nm。到了7nm之後，溝道上的的「門」就會上去控制，這就亟待一種全新的晶體管架構。

7nm上的一個領先競爭者就是高電子遷移率的FinFet，也就是在溝道上使用III-V 材料的FinFet。III-V族 FinFET則可能會在PFET時採用鍺(Ge)作為溝道材料，在NFET時採用InGaAs作為溝道材料。

鍺無疑會是一個好選擇。由於III-V族本身的特性，我們還需要在上面花費更多功夫。

實際上，III-V族材料已經受到了很多的關注，且可能會在5nm的時候推出。而在7nm的時候，鍺和III-V族材料會是最有可能的競爭者。但是這些材料的窄能帶隙也會給低漏電的晶體管帶來麻煩。為此，對III-V族材料的期待從7nm遷移到5nm。但這並不排除近期會在源極和漏極上使用這種材料。

因此，由於III-V族 FinFET的可能延期，7nm還會採取什麼樣的方式去實現呢？IMEC考量了幾個晶體管選擇，得出了環繞柵極場效應晶體管、量子阱FinFET和SOI FinFET（應該是指UTB-SOI）三個答案。考慮到基本的CMOS器件遵從靜電學，而環形柵極則是一種把柵極放置在溝道四面的結構。從某種意義上來看，在環形柵極的製程里，你需要從底部切斷Fin。這樣的話，在製作柵極到電介質時，溝道的下部會被填滿。而現在這個位置只是納米線，IMEC表示。

當然，SOI也是可取的，量子阱也是個不錯的選擇，你可以搭建一個有效的能量區域去關閉漏電通道。

關於7nm時候的溝道材料的選擇，IMEC將其範圍縮窄到兩個：一個是由80%鍺組成的PFET；一種是25%到50%混合鍺的FET和0到25%混合鍺且帶有strain relaxed buffers（這裡怎麼翻譯，應變弛豫緩衝層？）的NFET。最完美的選擇材料是鍺無疑。

硅器件的運行電壓是0.8和0.75V，而鍺器件的工作電壓是0.5V，因此從靜電學的角度看，你的確找到了你所需要的材料。毫無疑問，使用鍺讓你降低了Vdd，進而降低了功耗。

而在7nm之後，業界也給出了幾種晶體管選擇，如上面提到的環形柵極、量子阱、SOI FinFET，還有III-V族FinFET和垂直納米線。IMEC表示他們正在考量垂直納米線的方方面面。同時他們也在探索如何生長溝道，在集成方案的時候也在衡量是先使用溝道還是後使用溝通。

存在的挑戰

在10nm之後，半導體工業面臨很大的挑戰，首當其衝的是光刻技術。為了降低曝光的花費，IMEC的CMOS合作夥伴希望在7nm的時候用上EUV光刻。但由於電源功率多種原因的影響，EUV已經錯過了很多個市場窗口，並且數次延期。根據媒體報道，截止今年八月：

半導體顧問公司的分析師RobertMaire認為EUV真能應用於量產應該是大約在2020年，在5nm時。近期TSMC公布它的計劃也是在5nm節點。

Maire說英特爾可能會有不同的觀點，它採用EUV設備在7nm，因為今年下半年它有可能進入10nm（Intel的10nm接近於代工廠的7nm，7nm接近於代工廠的5nm）。

因為現在16/14nm節點時通常採用兩次圖形曝光技術，如果EUV成功量產，可以避免在10nm及以下時要採用三次或者四次圖形曝光技術，成本上可大幅的節省（原則上應該是由於EUV解析度高，不需要拆分Mask成為幾張子Mask，從而節省了Mask成本，同時節省了製造時間）。

從20nm節點開始要採用兩次圖形曝光技術，晶元製造商人為的把工藝節點分成兩類，如20nm及10nm都是過渡節點，相對工藝壽命短，而28nm，16/14nm及7nm可能是長壽命節點。

ASML的市場部總監Micheal Lercel說EUV系統量產需要安裝250瓦光源，保證每小時125片，而現在的光源是125瓦，只能每小時85片，ASML正在實驗室中研發210瓦光源。

目前大於200瓦的EUV光源有兩家供應商，分別是ASML的Cymer及Gigaphoton。兩家供應商都認為未來500瓦光源有可能性。

目前用於EUV掩膜保護的Pellicle只能承受125瓦的熱負荷，離開250瓦的目標尚有一段距離。

由於EUV光刻膠它的工作模式是採用反射的二次電子，不同於通常的193nm光刻膠，因此尚需要突破。

目前EUV光刻的成本非常接近於三次圖形曝光技術。

ASML希望它的EUV系統能有大於90%的uptime，但是目前在4周工作周期中它的uptine大於80%。而ASML計劃2018年時它的EUV設備的產能再擴大一倍達到年產24台，每台售價約1億美元，目前晶元製造商己經安裝了8台，正在作各種測試。（uptime不懂）

設備從研發到量產有很大的差別。光源系統的可靠性要求十分高，即便系統工作在真空環境下要求每秒能擊中50，000次融化的錫珠（這句話讀不懂。。。。）。因此新的光源體積很大，相比之前的準分子激光源更為複雜，它的尺寸如同電冰箱一樣大，工作在潔凈廠房中。

業界都希望在7nm的時候有EUV和多重曝光加持。並將圖層的pitch降到21nm，這其實比EUV本身能夠分辨的最小pitch還低，要將如Fin等的圖層做到21nm，那就需要EUV加上雙重曝光去實現。毫無疑問，在未來，業界會將推動這些技術的全部全方位發展。

如果EUV折戟，那麼業界就會將目光轉向193nm沉浸和多重曝光。有業界人士表示，如果EUV沒準備好，那麼Fin就會使用spacer patterning（側牆轉移技術）。我們也很清楚的知道，spacer patterning需要沉積和刻蝕，如果你想重複這個過程，那麼你就需要經過兩次浸沒式光刻，但這樣做的話，成本會顯著提升。有時候你還需要做第三次，這樣的話成本就更高了。

Patterning只是眾多難點中的一個，到了7nm之後，你就有了22nm, 14/16nm, 和10nm FinFET，那就是擁有了三代的FinFET 技術。隨著你縮小FinFET的尺寸，你會在溝道的柵極耦合上面臨與平面型器件相同的問題。

因此到了7nm，業界需要尋求一種能降低柵極長度和維持高性能的新晶體管技術。應用材料晶體管技術部門的高級總監Brand認為環形柵極場效應管是最有效的選擇。他表示未來

他將押重注在環形柵極場效應管上。

Brand指出，環形柵極場效應管並沒有想像中那麼不穩定，它其實非常實用，你甚至可以把它當做FinFET的改良版。實際上它只是在溝道上增加了幾個面。Brand不確定環形柵極場效應管是否能在7nm實現，或者在5nm實現，這一切都取決於業界的進展。更決定於公司在降低柵極長度上是否足夠激進。

環形柵極場效應管需要複雜的納米線架構，但這個在精度控制上面並沒有驗證。這中間還會面臨很多挑戰，其中一個就是接觸電阻。

至於花費方面，從Intel的22nm開始，和傳統的Planar相比，在工藝流程中使用FinFET需要額外付5%的費用，因此在工藝製程中你可以輕易引進一些「破壞性」的新技術。如果是用環形柵極場效應管做水平圖層，很多步驟都是和以前相同。當然，也會添加一些類似epi（外延）、selective removal（選擇性刻蝕or選擇性去除） 和 ALD等工序。

如果幾十年後，業界用平面晶體管設計和生產晶元，這又是另一個課題。目前看來，IC設計和製造群體必須擁抱FinFET。在7nm的時候，晶體管勢必會帶來翻天覆地的變化，屆時相關的設計也會被革新。

正是基於這個原因，有些人堅信業界應該擴展FinFET。環形柵極和其他架構也會擁抱晶體管的變化，做出相應的轉變。從平面晶體管到FinFET的轉變，設計和製程發生了重大的改變。因此除非是強烈需求，否則業界應該不會輕易切換到其他其他架構。

10nm之後，也會有很多方式去擴展FinFET，例如從Fin過渡到三五族、鍺，或者將Fin延伸，作為FinFET技術的自然擴充。但這項技術的因素並沒全部搞定（翻譯帶商榷）。例如關於三五族半導體，我們還多東西需要去探索，但我們最終肯定能夠到達「終點」。但我們是否會在7nm實現，那就不一定了。

毫無疑問，晶元行業正在全速邁向7nm和5nm，TSMC也展望在2018年推出7nm晶元。台積電和其他業者也在跟進環形柵極晶體管的研究，但並沒有什麼是一成不變的，因為如果下錯注了，損失會非常慘重。因此台積電錶示會衡量所有的方式。

從目前的情況看來，硅基的FinFET會在10nm的時候後繼乏力，因此行業都在探索新型的晶體管架構（前文有提到）。

另外有一點需要注意的是，7nm和5nm，BEOL是在襯底上增加物質(增加材料 這樣翻譯是否更合適？)，通過疊加金屬和鈍化層來完成互聯功能）對於延續摩爾定律會產生很重要的作用，而實際上，BEOL是遠遠落後於晶體管製造前端和中端的工藝，它會隨著節點的演進導致RC延遲呈現指數級增長。應用材料的專家表示，我們未來會在頭髮那麼點的寬度里填充超過1000個內部連接。因此在未來我希望從我們的終端客戶那裡了解到他們對於後段材料的需求。因為他們普遍反映後段工藝的節奏沒跟上。

業界正在尋找新的方法，希望在10nm的時候降低RC延遲。至於7nm節點，從業者正在探索新的工具和材料突破。行內人都認為到7nm的時候，市場是完全開放的，並沒有什麼是必然的。

行業也在尋求新的材料去改變傳統的架構，如Co、Mn和Ru，除了材料以外，業界也在其他方面探求解決辦法，例如碳納米管、石墨烯。業界人員也應該跳出這種固有思維，因為除了材料之外，還有很多其他問題亟待解決，例如為了避免RC延遲，晶元製造商需要追求解決辦法，例如2.5D和3D晶元，垂直納米線等等。

光刻和材料問題

在一個設備中，有兩種類型的BEOL連接線，一種是intermediate，一種是global。intermediate解決設備中低級別的連接問題。而和以往一樣，RC延遲的問題是與連接 intermediate層的global 線相關的。從20nm開始，晶元製造商在製造晶元過程中增加了另外一種線，加大了晶元的複雜性。那就是MOL（middle-of-the-line），(我了解的是MOEL，請按原文，應該是增加了middle end of the line，MEOL，或者就是前文的MOL，MEOL引入了Local Connect，增加區部互聯性) 這就在設計中增加了區域互聯（這裡應該是就是前面的Local Connect）。

在BEOL那個階段，有非常多的步驟，但主要可以分成兩個類別，那就是patterning 和 dual damascene。最初，在整個流程裡面，晶元架構的每個層級必須曝光布線圖。為此，晶元製造商在FEOL（FEOL完成的是器矽片上器件結構的過程，比如做柵，做源漏，這個過程對設備的要求是很高的，對潔凈度的要求也很高）和BEOL使用193nm沉浸和多層曝光。

BEOL的布線在每個節點的花費是很大的，並且極具爭議性的。其中金屬層和連接層的爭議是最大的。如果用193nm沉浸去實現，就有點艱難，這就為什麼對EUV有極大的需求（後段工藝的前幾層是工藝中對光刻要求最高的幾層，最高精度的幾層需要拆分mask）。

7nm之後，業界都選擇EUV為後段的pattern，EUV會把BEOL帶回到單次曝光的年代，如果EUV的產量能夠達到每小時150片晶圓，BEOL的成本將會降低30%。但就目前看來，EUV的進度沒跟上。如果EUV真的錯過了7nm，晶元製造商必須去尋找新的光刻解決方案。

EUV光刻的缺席會帶來更多的連線層需求，這無疑就增加了成本。

而內部連接，現在也面臨各種挑戰，例如高電流密度，這會給晶元設計和生產帶來影響。

隨著節點的演進，人們探討過很多材料，例如在65nm的時候，人們就研究了釕，相對於鈷而言，它有很好的性能，能充當重要的角色。另外由於釕能夠使銅迴流，因此你可以想想一下利用PVD來滿足內部連接。

釕當然也是有缺點的，例如很難拋光，對於製造來說，釕是非常不友好的。

其他的選擇

半導體業界一直在探討各種解決辦法，但經常會碰到失敗或者昂貴的問題。例如業界曾經為7nm探討過SAV（self-aligned via）規劃，這個能夠解決在緊密pitch情況下的via-to-metal短路問題，但SAV有著對不準的大挑戰（對光刻的套准精度要求極高）。

業界也在探討碳納米管和石墨烯在5nm時候的功效。從工藝流程上看，碳納米管是利用CVD生長的。然後在平坦化製程期間，會用到一種混合物封裝去保護其架構。

而在5nm，IMEC也開發了一種垂直納米線晶體管，它能夠使用常用材料或者碳納米管實現內部連接。其實在5nm或者以後，除了垂直，我相信行業沒有其他方法可選。

除了垂直納米線，我們還有其他技術可供候選，那就是三維晶元。其中包括了在每個三維晶元上加上堆棧、對其和連接尖端晶體管。在最小配線幅度下，monolithic 3D 晶元能夠提供的連接是2.5D/3D TSV的一千倍。

CEA-Leti,作為這個技術的主要推動者，指出了三維晶元的挑戰，那就是頂部的晶體管熱平衡需要被限制在一定範圍去保護底部的FET。換句話說，那就是業界必須找出600攝氏度下的電子活化技術。於是CEA-Leti去研究了包括激光退火工具。這個工具只有308nm的波長，且還有短脈衝。

初次之外，還有很多傳統的方法，例如堆疊晶元。平面型期間的電阻係數問題會加速使用TSV技術開發2.5D和3D晶元。

無需要多講，業界正在為7nm選擇更好的方案，大家有什麼樣的觀點呢？摩爾精英

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