請問CMOS電路設計時，如何判斷body端的線接在哪裡？

05-28

看到電路圖有些body端連到vdd/vss,而有些是連到source端，請問是為什麼？難道不都是連到vdd/vss的嗎?

一般來說，

1）如果body不連到source上，會有襯偏效應導致Vth變大

2) body有微小漏電流會導致性能下降

3) body接到vdd/vss上，會從vdd/vss引入雜訊

連到非vdd/vss的source唯一的壞處就是浪費面積，且需要工藝支持，或者增加工藝成本

先說NMOS，對於單阱工藝，所有的NMOS襯底天然連接到地；

（我見到唯一的單阱工藝NMOS的SUB端非襯底節點是一個偏壓到地的EMI電容組，該偏壓比電源電壓稍大一些，做了兩個NMOS電容串聯，即NMOS1的柵極接偏壓，其他三端接NMOS2的柵；NMOS2的SDB接襯底，但其實沒啥卵用NMOS1的SUB到襯底肯定是一個低阻）

對於PMOS：PMOS數字電路和一般情況都是接到電源；

在一些偏置產生電路中，串聯的PMOS分壓時，更接近地的那個PMOS可能會單獨做一個阱與漏端短接形成一系列二極體接法，粗糙地進行分壓；

一些單極放大器也會用單獨阱處理PMOS，這樣避免體效應引發閾值電壓漂移使得放大器工作點變化，不過我好像就見過一次。

從模型角度講，測試和BSIM都證明Vbs不為0會引發閾值電壓增大，在一些積分應用場景會使輸出電壓擺降低；SCBE效應在線性區和引發更大的Ibs，即前面回答的更大的漏電流