解決信號完整性問題的100條通用設計原則

具有40年研究經驗的國際大師Eric Bogatin給出的：100條使信號完整性問題最小化的通用設計原則

No.1 網路信號質量問題最小化

策略---保持信號在整個路徑中感受到的瞬態阻抗不變。

設計原則：

1. 使用可控之阻抗布線。

2. 理想情況下，所有的信號應使用低電平平面作為參考平面。

3. 若使用不同的電壓平面作為信號的參考平面，則這些平面之間必須是緊耦合。為此，用最薄的介質材料將不同的電壓平面隔開，幷使用多個感測量小的去耦合電容。

4. 使用2D場求解工具計算給定特性阻抗的疊層設計規則，其中包括阻焊層和布線厚度的影響。

5. 在點到點的拓撲結構中，無論單向還是雙向，都要使用串聯端接策略。

6. 在多點匯流排中要端接匯流排上的所有節點。

7. 保持樁線的時延小於最快信號的上升時間的20%。

8. 終端電阻應儘可能接近封裝焊盤。

9. 如果10pF電容的影響不要緊，就不用擔心拐點的影響。

10. 每個信號都必須有返迴路徑，它位於信號路徑的下方，其寬度至少是信號線寬的三倍。

11. 即使信號路徑布線繞道進行，也不要跨越返迴路徑上的突變處。

12. 避免在信號路徑中使用電氣性能變化的布線。

13. 保持非均勻區域盡量短。

14. 在上升時間小於1 ns的系統中，不要使用軸向引腳電阻，應使用SMT電阻幷使其迴路電感最少。

15. 當上升時間小於150 ps時，盡量減小終端SMT電阻的迴路電感，或者採用集成電阻以及嵌入式電阻。

16. 過孔通常呈現容性，減少捕獲焊盤和增加反焊盤出砂孔的直徑可以減少過孔的影響。

17. 可以考慮給低成本線接頭的焊盤添加一個小電容來補償它的高電感。

18. 在布線時，使所有差分對的差分阻抗為一常量。

19. 在差分對中盡量避免不對稱性，所有布線都應該如此。

20. 如果差分對中的線距發生改變，也應該調整線寬來保持差分阻抗不變。

21. 如果在差分對的一根線上添加一根時延線，則應添加到布線的起始端附近，幷且要將這一區域內的線條間進行去耦合。

22. 只要能保持差分阻抗不變，我們可以改變差分對的耦合狀態。

23. 一般來說，在實際中應盡量使差分對緊耦合。

24. 在決定到底採用邊緣耦合差分還是側向耦合差分對時，應考慮布線的密度 電路板的厚度等制約條件，以及銷售廠家對疊層厚度的控制能力。如果做得比較好，他們是等效的。

25. 對於所有板級差分對，平面上存在很大的返回電流，所以要盡量避免返迴路徑中的所有突變。如果有突變，對差分對中的每條線要做同樣的處理。

26. 如果接收器的共模抑制比很低，就要考慮端接共模信號。端接共模信號幷不能消除共模信號，只是減少振鈴。

27. 如果損耗很重要，應盡量用寬的信號線，不要使用小於5mil的布線。

28. 如果損耗很重要，應使布線盡量短。

29. 如果損耗很重要，盡量做到使容性突變最小化。

30. 如果損耗很重要，實際信號過孔使其具有50 ohm的阻抗，這樣做意味著可以儘可能減少桶壁尺寸 減小捕獲焊盤尺寸 增加反焊盤出砂孔德尺寸。

31. 如果損耗很重要，儘可能使用低損耗因子的疊層。

32. 如果損耗很重要，考慮採用預加重合均衡化措施。

No.2串擾最小化

策略---減少信號路徑和返迴路徑間的互容和互感。

設計原則：

33. 對於微帶線或帶狀線來說，保持相鄰信號路徑的間距至少為線寬的2倍。

34. 使返迴路徑中的信號可能經過的突變最小化。

35. 如果在返迴路徑中必須跨越間隙，則只能使用差分對。決不能用離得很近的單端信號布線跨越間隙。

36. 對於表面線條來說，使耦合長度儘可能短，幷使用厚的阻焊層來減少遠程串擾。

37. 若遠程串擾很嚴重，在表面線條上添加一層厚的疊層，使其成為嵌入式微帶線。

38. 對於遠程串擾很嚴重的耦合長度很長的傳輸線，採用帶狀線布線。

39. 若不能使耦合長度短於飽和長度，則不用考慮減少耦合長度，因為減少耦合長度對於近端串擾沒有任何改善。

40. 儘可能使用介電常數最低的疊層介質材料，這樣做可以在給定特性阻抗的情況下，使得信號路徑與返迴路徑間的介質厚度保持最小。

41. 在緊耦合微帶線匯流排中，使線間距至少在線寬的2倍以上，或者把對時序敏感的信號線布成帶狀線，這樣可以減少確定性抖動。

42. 若要求隔離度超過-60dB，應使用帶有防護布線的帶狀線。

43. 一般使用2D場求解工具來估計是否需要使用防護布線。

44. 若使用防護布線，盡量使其達到滿足要求的寬度，幷用過孔使防護線與返迴路徑短接。如果允許，可以沿著防護線增加一些短接過孔，這些過孔幷不像兩端的過孔那樣重要，但有一定改善。

45. 使封裝或接插件的返迴路徑盡量短，這樣可以減小地彈。

46. 使用片級封裝而不使用更大的封裝。

47. 使電源平面和返回平面盡量接近，可減少電源返迴路徑的地彈雜訊。

48. 使信號路徑與返迴路徑盡量接近，幷同時與系統阻抗相匹配，可以減少信號路徑中的地彈。

49. 避免在接插件和封裝中使用公用返迴路徑。

50. 當在封裝或線接頭中分配引線時，應把最短的引線作為地路徑，並使電源引線和地引線均勻分布在信號線的周圍，或者使其盡量接近載有大量開關電流的信號線。

51. 所有空引線或引腳都應接地。

52. 如果每個電阻都沒有獨立的返迴路徑，應避免使用單列直插封裝電阻排。

53. 檢查鍍層以確認阻焊盤在過孔面上不存在交疊;在電源和地平面對應的出砂孔之間都留有足夠的空間。

54. 如果信號改變參考平面，則參考平面應盡量靠近信號平面。如果使用去耦電容器來減少返迴路徑的阻抗，它的電容器幷不時最重要的，應選取和設計具有最低迴路電感的電容才是關鍵。

55. 如果有大量信號線切換參考平面，就要使這些信號線的過孔彼此之間盡量遠離，而不是使其集中在同一地方。

56. 如果有信號切換參考平面，幷且這些平面間具有相同電壓，則盡量將信號線過孔與返迴路徑過孔數量放置在一起。

No.3減小軌道塌陷

策略---減小電源分配網路的阻抗。

設計原則：

57. 減小電源和地路徑間的迴路電感。

58. 使電源平面和地平面相鄰幷盡量靠近。

59. 在平面間使用介電常數盡量高的介質材料使平面間的阻抗最低。

60. 盡量使用多個成對的電源平面和地平面。

61. 使同向電流相隔盡量遠，而反向電流相隔盡量近。

62. 在實際應用中，使電源過孔和地平面過孔盡量靠近。要使它們的間隔至少與過孔的長度相當。

63. 應將電源平面與地平面儘可能靠近去耦電容所在的表面處。

64. 對相同的電源或地焊盤使用多個過孔，但要使過孔間距盡量遠。

65. 在電源平面或地平面上布線時，應使過孔的直徑盡量大。

66. 在電源焊盤和地焊盤上使用雙鍵合線可以減少鍵合線的迴路電感。

67. 從晶元內部引出儘可能多的電源和地引線。

68. 在晶元封裝時引出儘可能多的電源和地引腳。

69. 使用儘可能短的片內互聯方法，例如倒裝晶元而不是鍵合線。

70. 封裝的引線儘可能短，例如應使用片級封裝而不是QFP封裝。

71. 使去耦電容焊盤間的布線和過孔儘可能地短和寬。

72. 在低頻時使用一定量的去耦電容來代替穩壓器件。

73. 在高頻時使用一定量的去耦電容來抵消等效電感。

74. 使用儘可能小的去耦電容，幷盡量減小電容焊盤上與電源和地平面相連的互連線的長度。

75. 在片子上使用儘可能多的去耦電容。

76. 在封裝中應使用儘可能多的低電感去耦電容。

77. 在I/O介面設計中使用差分對。

No.4減小電磁干擾(EMI)

策略---減小驅動共模電流的電壓;增加共模電流路徑的阻抗;屏蔽濾波是解決問題的快速方案。

設計原則：

78. 減小地彈。

79. 使所有布線與板子邊緣的距離應至少為線寬的5倍。

80. 採用帶狀布線。

81. 應將告訴或大電流器件放在離I/O介面儘可能遠的地方。

82. 在晶元附近放置去耦電容來減小平面中高頻電流分量的擴頻效應。

83. 使電源平面和地平面相鄰幷儘可能接近。

84. 儘可能使用更多的電源平面和地平面。

85. 當使用多個電源平面和地平面對時，在電源平面中修凹壁幷在地平面的邊沿處打斷接過孔。

86. 盡量將地平面作為表面層。

87. 了解所有封裝的諧振頻率，當它與時鐘頻率的諧波發生重疊時就要改變封裝的幾何結構。

88. 在封裝中避免信號在不同電壓平面的切換，因為這會產生封裝諧振。

89. 在封裝中可能出現諧振，就在它的外部加上鐵氧體濾波薄片。

90. 在差分對中，減少布線的不對稱性。

91. 在所有的差分對接頭處使用共模信號扼流濾波器。

92. 在所有外部電纜周圍使用共模信號扼流濾波器。

93. 選出所有的I/O線，在時序預算要求內使用上升時間最少的信號。

94. 使用擴頻時鐘發生器在較寬的頻率範圍內產生諧波，幷在FFC測試的帶寬範圍內減少輻射能量。

95. 當連接屏蔽電纜時，保持屏蔽層與外殼良好接觸。

96. 減少屏蔽電纜接頭至外殼的電感。在電纜和外殼屏蔽層之間使用同軸接頭。

97. 設備支座不能破壞外殼的完整性。

98. 只在互連時才能破壞外殼的完整性。

99. 使開孔的直徑遠小於可能泄露的最低頻率輻射的波長。使用數量多而直徑小的開孔比數量少而直徑大的開孔要好。

100. 導致產品交期Delay就是最昂貴的規則。
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