面試又被BS？數字後端面試要注意這些坑！
職場上常說金三銀四，這意味著又是一年跳槽季。因此我臨時決定寫一篇文章給那些想要找工作或者換工作的童鞋以作參考。
最近身邊的不少同事成功跳槽，還有不少蠢蠢欲動。對於找工作而言，面試成功是最重要的一步，但是很多人卻偏偏跪在這一步上。儘管原因多種多樣，但是歸根結底只有一個：你在面試中的表現與面試官對你的期望不符。
找工作最常用的渠道無非三種：網投簡歷、獵頭推薦、內推。不管是什麼途徑，對於面試官來說，對候選人建立初步期望的途徑一定是簡歷。
面試中的問題主要會分成兩個部分：基礎概念問題和項目相關問題。
首先，如果對基礎概念尤其是自己簡歷中項目所涉及的基礎概念不清，將是一個巨大的減分項！那麼哪些問題的提問概率比較高呢？
- Timing
- Setup, Hold, Noise(Crosstalk)基本概念
- OCV(AOCV), derate, uncertainty(jitter, margin), CPPR, useful skew
- signoff corner, 各階段優化corner
- false path, multi-cycle path
- timing ECO常用方法，自動化手法
- Physical
- Congestion解決方法
- Latch-up, Antenna effect
- Lower Power
- leakge power, internal power, dynamic power
- clock gating, power gating
- level shifter, isolation cell, always on cells, body bias
其次，對於項目相關的問題，如果很多基礎的東西回答不上來，那麼面試官很容易認為你只是跑跑flow，並沒有在項目中學到什麼東西。常問到的問題可能會有這些：
- 晶元類型是什麼？規模/size有多大？功耗大概有多少？採用何種工藝？
- 你負責的模塊又多少instance和hard macro？clock的數量以及時鐘頻率是多少？
- TOP的IO擺放要考慮哪些因素？電源網路是怎樣設計的？
- Timing signoff corner有哪些？
- 是否有特殊IP，需要何種特殊處理？遇到過哪些問題？
- clock tree 的結構是怎樣的？CTS是採用何種策略？func與test clock如何處理？
- CTS有哪些約束？比如CTS使用的cell、max skew設置、CTS的corner、max_transition設置、routing layer設置、是否做了preplace等
- 遇到了哪些congestion以及其解決方法
- setup、hold fix的腳本實現方法；timing ECO工具用過哪些？主要命令以及其option
- setup hold互卡現象的原因以及如何解決？
- noise violation怎麼修？Antenna violation怎麼修？
- IR-Drop怎麼修？Signal EM violation怎麼修？
- high density區域的hold如何解決？
以上包含了PR面試中出現頻率較高的一些問題。當然根據每個人的簡歷可能會有一些側重。比如主攻power analysis或者physical verification的人會側重與這兩方面的深入了解，比如power analysis的具體流程，LVS的debug經驗，新工藝中的drc如何盡量在PR工具中解決等。
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