低功耗設計方法學（1）

05-06

1.1 概述

在過去的二三十年中，複雜的IC晶元設計已經經歷了數次變革。在上世紀80年代，IC設計領域引入了基於語言的設計方式，並引入EDA工具對其綜合加快設計速度。在上世紀90年代，引入了可重用設計方法學，各個IP公司的大量湧現，也使這種設計方法學大行其道，甚至流行至今，對加快設計速度非常有幫助，大大縮短了晶元上市時間。在過去的一些年裡，功耗逐漸引起人們的重視，在複雜SoC設計中，設計者會多方面考慮以減少晶元的功耗。

在這些變革中，每一次半導體工藝的升級都起了至關重要的作用。比如說晶元密度以指數級的速度增長驅動了基於編程語言的設計方式出現以及人們對綜合工具的研究；而這種方式的出現也幫助摩爾定律保持了十年左右的時間。但是到了百萬門級晶元的時代，設計者發現，即使有這種編程語言的幫助，在一個新的項目中，如果完全重新編寫RTL對項目進度影響非常大。基於這樣的挑戰，IP設計以及可重用設計方法學被越來越多的設計者接受。當前在很多SoC設計中，都大量的使用了各種IP，充分利用了由於工藝變革帶來的集成度。

在深亞微米工藝中，從130nm開始，引入了一系列新的問題。在一個很小的die上，我們可以實現數千萬門的設計，這樣做的結果就是導致了設計的功耗問題，而由於功耗的上升，會帶來一系列的問題，比如如何封裝、如何散熱等。另外，隨著工藝發展到90nm以下，漏電流顯著增加，甚至到了65nm，由漏電流導致的靜態功耗甚至接近於晶元工作時的動態功耗。

這些改變都對晶元如何設計產生了重大影響。在最高性能的晶元中，功耗密度的增長甚至導致即使工藝升級晶元的時鐘都不可能再增加。在這樣的背景下，設計者開始考慮設計多核處理器晶元以代替單核超高速的處理器。

在由電池驅動的設備中，比如手機等移動設備中，雖然現在已廣泛流行，整個行業快速增長，但是深亞微米工藝下由於漏電流導致的靜態功耗已經成為當前的主要挑戰。為了解決電池蓄電量的問題，設計者們在整個產品的設計過程中，從軟體到硬體架構到硬體實現，每一步都採用各種積極的方法，以便能降低整個晶元的功耗，比如power-gating或者multi-threshold 庫等等。

對於所有的應用，複雜SoC總的功耗消耗是一個非常大的挑戰。為了解決這個挑戰，設計者們所採用的設計方式正在從單供電電壓向多供電電壓的架構轉變，也就是在一個設計中可以有多個供電電壓，根據晶元中不同模塊的不同需求，選擇不同的電壓去驅動他們。在一些情況下，設計者們甚至採用更加靈活的方式，在晶元實際運行過程中，根據其不同的負載情況以及所需的性能需求，來動態的改變供電電壓。

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本書講述了多種技術，這些技術都是設計者們在實際的項目中所採用的以降低複雜SoC的功耗

1.2

今天很多處理器的功耗達到了100-150瓦，每平方厘米的功耗密度達到了50-75瓦，在die上的功耗熱點甚至達到了這個數字的幾倍。

功耗密度不僅給封裝和散熱帶來了挑戰，並且對晶元可靠性造成了影響。隨著晶元溫度的上升，晶元平均出故障時間間隔會呈指數級降低。另外，隨著晶元溫度上升，timing也會變得更差，漏電流變得更高。

歷史上，最高性能的晶元會隨著每一個工藝節點上升。但由於這些問題是由於功耗密度導致的，ITRS曾預言這些晶元的功耗可能會在2008年到達一個峰值，198瓦，在那以後，最高性能的晶元功耗會到達一個常數值。

對於伺服器群組來說，微處理的總功耗產生了非常嚴重的問題。對於這些伺服器群組，供電成本和冷卻成本甚至接近計算機本身的成本。

對於電池供電的手持設備，功耗雖然不大，但由此導致的問題卻更加嚴重。根據ITRS的統計，對於這些設備，電池的使用時間的峰值是在2004年，從那時起，隨著手持設備功能越來越強大，電池使用時間越來越短。幾乎對於所有的應用，降低SoC的功耗本質上來說有助於繼續增加其性能和功能以利於其業務增長。

直到最近，power已經與cost，area以及timing共同成為晶元設計過程中首要考慮的問題。今天，對於大多數SoC設計，Power budget是最重要的項目設計目標之一。如果power budget沒有達到要求，對於一個項目來說是非常致命的，意味著晶元封裝可能需要從廉價的塑料封裝提到到價格高昂的陶瓷封裝，或者有可能由於功耗密度導致晶元的穩定性變差，或者導致電池的使用時間達到要求。

這些問題甚至在新工藝節點變得更加糟糕，下面是ITRS的統計結果：