位同步時鐘提取電路——小結

題目內容：模塊如下圖所示

1.m序列發生器有兩種方案：74系列晶元搭建或 FPGA 產生，設計中採用 FPGA（spartan 3）產生，有效的避免了死循環。

2.二階有源低通濾波器根據給定指標通過Filterpro設計，通過TINA-TI模擬，運放選用OPA228；衰減器通過型衰減器設計軟體設計，並通過ADS模擬來調整電阻參數，以接近設計要求。該部分存在的意義是模擬自然環境對信道的干擾。

3.要提取位同步時鐘，首先要對初始信號形狀進行還原，採用緩衝器（BUF602）和比較器（LM339）將被干擾的信號恢復為原有信號，使用緩衝器的目的是增大驅動電流，因為比較器在電平反轉時需要較大的能量，這時驅動電流越大，上升沿就越窄，因此加了緩衝器。但是受限於手頭的器件才選用了BUF602，從其參數來看，用在此處並不恰當，主要是輸出電流，有超過LM339承受能力的嫌疑。此處還有一個遺憾，比較器在此處最恰當的應用電路應是遲滯比較器，但在模擬中，設計的遲滯比較器始終無法正常工作，說明我對遲滯比較器的理解還存在問題。

4.設計中提取位同步時鐘採用了FPGA，原理是在m序列信號在時鐘信號的翻轉處會有微小的抖動，通過FPGA對恢復的信號做高速的採樣，在每個抖動處使一個信號的電平翻轉，即得到時鐘信號的二倍頻，再通過D觸發器二分頻，得到位同步時鐘。

5.位時鐘信號的提取通過一片Xilinx Spartan6來實現，基本思想如下：觀察這個8階的M序列，發現每個M序列周期有64個上升沿，通過FPGA產生位時鐘最高設定頻率（240kHz）的128倍頻時鐘，對輸入的經過信號恢復的M序列信號進行採樣，在所有上升沿和下降沿間插值，得到位時鐘的二倍頻；在FPGA內部通過D觸發器分頻（將~Q接至D端），即可得到位時鐘信號。

此外，通過FPGA的計數器計算64個上升沿所經歷的計數值變化量，FPGA將其存放於開闢的兩個8位寄存器中，通過一根READ線和一根地址線，單片機即可讀出這個計數值，並將其換算為位時鐘信號的頻率。

6.單片機代碼主要是FPGA計數值的讀取和TFT屏的顯示。根據FPGA程序的設計，需要提供8個I/O口用於讀取寄存器值，1根地址線取0時表示低8位寄存器，取1時表示高8位寄存器；1根READ線，在READ的上升沿讀取數據；為了消除頻率值的抖動，通過軟體設計一個消抖動濾波器，思路是只有當重新讀回的值連續12個與之前讀到的值不同時，改變顯示的頻率值。

一點人生感悟：很多事努力了也不一定有結果，但是努力過了沒有結果，頂多是遺憾，絕不會後悔。