PDN網路模型分析

筆者之前從事硬體研發工作，曾經對高速信號的信號完整性工作做過一些研究，但是始終沒有找到門徑，現在在美國一家公司從事晶元的電源完整和信號完整性性能測試方面的工作，開始對電源完整性和信號完整性有了一定的認識，從現在開始我將會和大家分享一些對信號完整性和電源完整性方面的心得，有一部分內容可能不是原創，是我之前的學習筆記，我在這裡分享出來，主要是想梳理清楚思路，如果有侵犯到您的版權，請與我聯繫，我會及時刪改，謝謝！

同時我之前使用的是latex寫的學習筆記，因為知乎不支持語法編輯，我無法實現一些諸如上標和下標等格式，所以保留了latex里的格式標記。

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前面幾篇文章大概介紹了一下電源分布網路，這一節我想通過對PDN網路模型的分析來讓大家了解一下PDN網路的一些特點。

最簡化模型分析

最初的晶元功能相對來說比較簡單，運行的頻率也比較低，所以也很少出現電源完整性問題。當時的工程師也很少考慮電源完整性相關的設計。我們可以使用下圖所示的PDN網路模型來分析早期比較簡單的晶元。

可以看到早期的晶元，並沒有在封裝上設計去耦電容。在這個模型中，die包含寄生電阻R_{die}和寄生電容C_{die}，封裝包含了寄生電感L_{pkg}。同時PCB上也沒有設計去耦電容以及電源平面。這是一個典型的平行諧振電路，並行諧振電路存在並行諧振點。下圖顯示了從上圖的測試點看到的阻抗曲線。

通過如下公式我們可以計算諧振頻率。

上圖同時顯示了諧振頻率與電感的關係。圖中曲線A是在R_{pcb}和L_{pcb}都為0時的阻抗曲線，此時的並行諧振頻率為F1.這個例子展示的是完全理想的PCB，沒有任何的寄生參數。

圖中曲線B是表徵了在比較低的PCB寄生參數情況下的阻抗曲線，此時的並行諧振頻率為F2.此時PCB有比較低的寄生電感和寄生電阻。從圖中可以看出，阻抗的峰值向左(低頻)移動，同時峰值的幅度也有所增大。增加的PCB寄生電阻使得整個阻抗曲線都向上移動。

圖中曲線C表徵的是高PCB寄生參數時的阻抗曲線，此時PCB有比較高的寄生電感和寄生電阻。此時的阻抗峰值向更加低頻方向移動，而且峰值幅度進一步提高。整個曲線的阻抗也得到了提高。

添加PCB上電容模型分析

隨著晶元功能越來越複雜，需要消耗越來越多的電流，同時晶元的運行頻率也不斷的提高，在一些系統中，工程師開始在PCB上添加去耦電容。當PDN網路中添加PCB上去耦電容以後，PDN網路的模型變為如下圖所示。

下圖顯示了從上圖測試點看到的阻抗曲線。靠右邊的第二個阻抗峰值是由die上的電容和從die到PCB的串聯寄生電感相互作用產生的。第一個阻抗封裝是由PCB上的去耦電容和PCB傳播電感之間作用形成的。

上圖顯示了如下三種情況下的模擬結果：

1. 理想PCB情況下的阻抗曲線

2. 低寄生參數下的阻抗曲線

3. 高寄生參數下的阻抗曲線

這種情況就是我們現在大量採用的wire bond封裝晶元的電源分布網路簡化拓撲圖。通過上面的分析我們可以得到以下幾點結論：

1.由片上電容與die到PCB這段電感組成了第一個LOOP，這個loop的有一個特徵諧振頻率。而這個諧振頻率主要受到片上電容以及die到PCB的寄生電感的影響。PCB上的去耦電容數量，大小等對這個諧振頻率影響很小。但是PCB上的去耦電容的位置會影響到該諧振頻率，我們需要盡量將去耦電容放置到靠近晶元的電源管腳的位置，這樣可以減小die與PCB上去耦電容之間的寄生電感。

2. PCB板上電容與PCB上寄生電感形成第二個LOOP，這個LOOP的諧振頻率受到晶元電源管腳附近的去耦電容容值，以及去耦電容與VRM之間傳輸通道的寄生電感影響。

2.諧振頻率點的左側主要表現為容性特性，右側主要變現為感性特性。也就是說如果增加去耦電容，諧振頻率會變高。如果寄生電感變大，則諧振頻率會變低。

添加封裝上電容模型分析

隨著晶元瞬態電流的不斷增大，我們需要進一步降低PDN網路的阻抗。但是根據前面的分析，die與PCB之間的電感無法做到足夠低響很小，這時很多公司在封裝上添加去耦電容，將第一個比較大的LOOP分割成2個較小的LOOP。這樣使得第一個LOOP減小，LOOP1的寄生電感大幅減小，這樣會使得第一個諧振頻率向高頻移動，同時會降低諧振頻率附近的阻抗。

當我們講PCB上電容以及VRM都考慮進去，就會得到一個完整的PDN模型，如下圖所示。

下圖為我們測得的某個系統的阻抗曲線，阻抗曲線有三個明顯的峰值。最主要一個是1#峰值，大概在50MHz附近，是由片上電容和封裝電感的諧振產生的。2#峰值在10MH在以下，是由於封裝電容與PCB的電感諧振產生的。最後一個3#峰值通常都是在1MHz一下的範圍，是由PCB板上小的去耦電容，小的去耦電容與電壓轉換器之間連線的寄生電感的諧振產生的。

實例分析

前面進行了理論的分析，現在我們將幾個實例拿來進一步驗證一下我們之前的分析，大家可以參考分析文獻，裡面提到了3個系統，3個系統的阻抗曲線分別如下：

系統A和系統B採用相同的晶元設計架構以及相同的生產工藝，均採用Flip chip封裝，所以單位晶元面試的電容容值是相同的，但是系統B的die的面積更大，這樣系統B的on die電容容值更大，是的系統B的一次諧振頻率低，為26MHz，而系統A的一次諧振頻率為38MHz。

系統C是wire bond封裝，封裝上沒有去耦電容，所以系統C就少一個loop，通常表現為一個peak或者2個諧振頻率。另外由於die與PCB去耦電容之間的寄生電感比較大，使得一次諧振頻率變得更低。

總結：

1. 對於flip chip，PCB板級設計幾乎不會影響到一次諧振頻率與幅度

2. 對於wire bond晶元，將去耦電容盡量靠近晶元電源管腳，可以減少die與PCB去耦電容之間的寄生電感，有效的降低系統的阻抗以及提高系統的諧振頻率。

3. 通常情況下晶元的一次諧振頻率處的阻抗最高。

參考文獻：

1. 「Distributed Modeling and Characterization of On-Chip/System Level PDN and Jitter Impact」

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