電源分布網路分解

筆者之前從事硬體研發工作，曾經對高速信號的信號完整性工作做過一些研究，但是始終沒有找到門徑，現在在美國一家公司從事晶元的電源完整和信號完整性性能測試方面的工作，開始對電源完整性和信號完整性有了一定的認識，從現在開始我將會和大家分享一些對信號完整性和電源完整性方面的心得，有一部分內容可能不是原創，是我之前的學習筆記，我在這裡分享出來，主要是想梳理清楚思路，如果有侵犯到您的版權，請與我聯繫，我會及時刪改，謝謝！

同時我之前使用的是latex寫的學習筆記，因為知乎不支持語法編輯，我無法實現一些諸如上標和下標等格式，所以保留了latex里的格式標記。

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上一篇文章《電源分布網路介紹》里已經大概介紹了一下，由於CMOS電路的電流會隨著時間變化而變化，而電源分布網路又對不同頻率的電流信號表現出不同的阻抗，這些變化的電流和變化的阻抗最終形成了電源雜訊。所以這一節我們就詳細分解一下電源分布網路，看看電源分布網路都有哪些部分。通常情況下，一個系統級的電源分布網路主要包含四個部分： 電壓調節器（也就是我們通常說的電源變換電路），PCB，封裝以及矽片，如下圖所示：

每次當晶元上的電路有翻轉動作，就會產生一個瞬變的動態電流需求，而外部的供電系統就通過這個電源分布網路來給晶元上的電路來提供晶元所需要的電流。事實上電源分布網路中的各個組件並不是0阻抗的。阻抗就會在有瞬間電流時，形成電壓的波動（電壓雜訊），因此我們可以通過等效的集總RLC電路來反映PDN網路中的各組件的阻抗情況，如下圖所示。

電壓轉換器

對於一階分析，我們可以使用一個電阻串聯一個電感來作為電壓轉換器Voltage Regulator Module (VRM)的模型。如圖
ef{ref_VRM_model}所示，等效電路及模擬的頻率響應。

從低頻到最高50 KHz， VRM為低阻狀態，能夠滿足晶元瞬態的電流需求。但是在更高的頻率，VRM的阻抗以感抗為主導，導致電源不能滿足稍高頻瞬態的電流需求。通常可以從VRM的廠商處得到VRM的等效串聯電阻和等效串聯電感。

去耦電容

去耦電容是我們進行PDN設計的一個重要工具，我們有必要了解一下電容。首先，我們來看一個電容的阻抗曲線。對於任何一個實際的電容，都有一些串聯寄生電阻和串聯寄生電感。如果我們進行適當的簡化，忽略並行的直流和交流漏電流，我們可以得到一個串聯的C-R-L等效電路，如下圖a所示。我們可以通過下面的公式求得阻抗：

如下圖b我們繪製出電容阻抗的幅度曲線和相位曲線。

可以看到這個電容的串列諧振頻率為356 khz，在串列諧振頻率以下，阻抗主要體現為容抗，阻抗幅度隨著頻率增高而降低。在串列諧振頻率上，容抗與感抗相互抵消，相位時0，阻抗幅度為R。在串列諧振頻率以上，感抗佔主導位置，隨著頻率增高，阻抗增大。

電容的等效串聯電感和生產工藝和封裝尺寸有關，同一個廠家的同種封裝尺寸的電容，其等效串聯電感基本相同。通常小封裝的電容等效串聯電感更低，寬體封裝的電容比窄體封裝的電容有更低的等效串聯電感。

所以板上的BULK電容通常是一些容量比較大的電容，通常是坦電容或電解電容。這類電容有很低的ESL，但是ESR很高，因此Q值很低，具有很寬的有效頻率範圍，非常適合板級電源濾波。

而PCB上的去耦電容通常選擇陶瓷電容，陶瓷電容一般具有比較小的封裝。作為去耦電容，封裝越小，寄生電感越小，當然去耦效果越好。

電容的安裝諧振頻率

當電容安裝到電路板上後，還會引入額外的寄生參數，從而引起諧振頻率的偏移。充分理解電容的自諧振頻率和安裝諧振頻率非常重要，在計算系統參數時，實際使用的是安裝諧振頻率，而不是自諧振頻率，因為我們關注的是電容安裝到電路板上之後的表現。

電容在電路板上的安裝通常包括一小段從焊盤拉出的引出線，兩個或更多的過孔,電源層和地層將電源與晶元的電源管腳連接起來。具體的模型如下圖所示：

我們知道，不論引線還是過孔都存在寄生電感。寄生電感是我們主要關注的重要參數，因為它對電容的特性影響最大。總的安裝電感等於走線、過孔以及平面形成的電感的和。所以在進行去耦電容的PCB布局時，需要盡量減小引線電感，即可以使用多個過孔，過孔盡量靠近電容管腳，走線盡量粗一些。

電容的去耦半徑

電容去耦的一個重要問題是電容的去耦半徑。大多數資料中都會提到電容擺放要盡量靠近晶元，多數資料都是從減小迴路電感的角度來談這個擺放距離問題。確實，減小電感是一個重要原因，但是還有一個重要的原因大多數資料都沒有提及，那就是電容去耦半徑問題。如果電容擺放離晶元過遠，超出了它的去耦半徑，電容將失去它的去耦的作用。

理解去耦半徑最好的辦法就是考察雜訊源和電容補償電流之間的相位關係。當晶元對電流的需求發生變化時，會在電源平面的一個很小的局部區域內產生電壓擾動，電容要補償這一電流（或電壓），就必須先感知到這個電壓擾動。信號在介質中傳播需要一定的時間，因此從發生局部電壓擾動到電容感知到這一擾動之間有一個時間延遲。同樣，電容的補償電流到達擾動區也需要一個延遲。因此必然造成雜訊源和電容補償電流之間的相位上的不一致。特定的電容，對與它自諧振頻率相同的雜訊補償效果最好，我們以這個頻率來衡量這種相位關係。設自諧振頻率為f，對應波長為λ ，補償電流表達式可寫為：

其中，A 是電流幅度，R 為需要補償的區域到電容的距離，C 為信號傳播速度。

當擾動區到電容的距離達到λ/4時，補償電流的相位為π，和雜訊源相位剛好差180度，即完全反相。此時補償電流不再起作用，去耦作用失效，補償的能量無法及時送達。為了能有效傳遞補償能量，應使雜訊源和補償電流的相位差儘可能的小，最好是同相位的。距離越近，相位差越小，補償能量傳遞越多，如果距離為0，則補償能量百分之百傳遞到擾動區。這就要求雜訊源距離電容儘可能的近，要遠小於λ/4。實際應用中，這一距離最好控制在λ/40 ~λ/50之間，這是一個經驗數據。

例如：0.001uF 陶瓷電容，如果安裝到電路板上後總的寄生電感為1.27nH，那麼其安裝後的諧振頻率為141.2MHz，諧振周期為7.05ps。假設信號在電路板上的傳播速度為166ps/inch，則波長為42.5英寸。電容去耦半徑為42.5/50=0.849英寸，大約等於2.16cm。本例中的電容只能對它周圍2.16cm範圍內的電源雜訊進行補償，即它的去耦半徑2.16cm。

不同的電容，諧振頻率不同，去耦半徑也不同。對於大電容，因為其諧振頻率很低，對應的波長非常長，因而去耦半徑很大，這也是為什麼我們不太關注大電容在電路板上放置位置的原因。對於小電容，因去耦半徑很小，應儘可能的靠近需要去耦的晶元，這正是大多數資料上都會反覆強調的，小電容要儘可能近的靠近晶元放置。

去耦電容並聯

接下來我們添加第二個並行電容（C=1uF，R=0.01Ohm，L=1nH）,如下圖所示，顯示了單獨和並聯的電路圖以及阻抗曲線。為了讓圖不顯得擁擠，我們只顯示阻抗幅度。

C2的串聯諧振頻率為5.2MHz，這時我們注意到在356 kHz和5.2 MHz之間的3 MHz時有一個峰值，峰值阻抗為0.08 Ohm。這個阻抗比C1和C2在這一頻率的阻抗都要高。這個峰值通常稱之為反諧振點，是由C1的寄生電感和C2的電容形成的。

我們可以通過計算來得到這個反諧振頻率，同時我們也可以將板上，或者封裝上的電容進行合併。

電源-地平面以及BGA過孔的寄生參數

下圖顯示了平面傳播和BGA過孔的等效寄生電感及電阻原理圖。板上電容不光會有焊接寄生電感，而且也存在從負載側看到的傳播電感。傳播電感與設計有關，和電源地之間電解質厚度相關，而且受到去耦電容相對晶元負載位置的影響。如果降低介質厚度，可以減小傳播電感對距離的敏感程度，這使得你可以將去耦電容放在更遠一點的位置。

除了電源/地平面的傳播電感，電流必須通過BGA下面的過孔到達晶元。BGA過孔也通常用電感來做模型。總電感是去耦電容的焊接電感，傳播電感以及BGA過孔電感進行串聯組合，如下圖所示。

電源-地平面電容

電源-地平面的分布電容主要由以下幾個方面決定：

• 平面的長度

• 平面的寬度

• 介電常數

• 介質厚度

我們可以近似使用平行平面電容來計算電容的容量，如方程：

圖顯示了電源-地平面電容的等效電路以及頻率響應。

封裝模型

我們可以使用類似於PCB各組件的建模方式來對封裝進行建模。下圖顯示了一個BGA封裝的縱切圖。

我們對封裝進行集總建模如下圖所示：

其中die與PCB的連線Bump通常會有寄生電感，而package內的PCB與board PCB也需要通過焊球進行連接，這些焊球也是有寄生電感的。

晶元模型

通常晶元的PDN模擬，會使用等效的RC電路。雖然也可以使用分散式的RC模型，但是這會使得模擬變得特別的複雜。所以這是通常進行時間和精度的取捨。同時單個的等效RC模型很簡單，但是如何確定R和C的值，也是需要很多模擬的。建立一個可靠的正確提取片上電阻和電容的方法就顯得非常的重要。片上PDN網路RC的值，決定了PDN網路阻抗曲線中最大峰值的幅度和位置。系統的PDN模型對片上網路模型非常的敏感。

參考文獻：

1. 「Calculating Basic Resonances in the PDN」

2. "AN 574: Printed Circuit Board (PCB) Power Delivery Network (PDN) Design Methodology"

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