電源分布網路介紹：
同時我之前使用的是latex寫的學習筆記，因為知乎不支持語法編輯，我無法實現一些諸如上標和下標等格式，所以保留了latex里的格式標記。
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這裡我首先要給大家介紹一下什麼是電源分布網路。電源分布網路從字面上就很好理解，就是電流從供電端到用電端的一些路徑網路。一個晶元需要工作，就需要有電源來提供電流。而電源與用電電路之間就必然存在電源的傳輸網路。就像供電站需要通過電線將電能傳輸到各家各戶一樣。
既然存在傳輸，就存在傳輸損耗。根據歐姆定律我們知道當電流流過導體，在導體兩端就會產生壓降。所以當電流流經電源傳輸網路，就會在供電端與用電端產生壓降。比如需要使用10A的電流，電源傳輸網路的阻抗為1毫歐，那麼供電端與用電端的壓降就為10mV。這個問題看起來很簡單，但是我們需要面對2個不簡單的事情。1是用電端的電流需要是隨著時間變化的，2是電源傳輸網路的阻抗也不是一個常數，由於趨膚效應，寄生電感，寄生電容等因素使得電源傳輸網路對不要頻率的信號顯示出不同的阻抗。
電流需要是隨時間變化而變化的
要解釋問題，我們有必要先了解一些數字電路的基本知識（這裡我們只對CMOS數字電路進行分析，其它電路也有類似的問題）。
MOSFET場效應管
在了解數字電路前，有必要先了解一下數字電路的基本組長單元：MOSFET場效應管。MOSFET的全稱是The metal-oxide-semiconductor field-effect transistor，即金屬-氧化層半導體場效應管。它對於數字電路來說，主要起了一個開關的作用。它主要的優勢是生產工藝很簡單，使得我們可以以很經濟的方式生產大規模的複雜電路。
一個NMOS的基本結構下圖所示，場效應管MOSFET是一個四埠器件,包括一個p型的襯底，以及兩個n+型擴散區域源極source（S）和漏極drain（D），另外在源極與漏極之間的襯底表明覆蓋一層薄氧化層，在該薄氧化層上沉澱形成的柵極gate（G）。
如下圖所示,隨著V_{GS}的增大，溝道開始逐步形成，當V_{GS}大於某個閾值電壓V_{t}以後，溝道連通源極與漏極，開始有電流從源極流向漏極，隨著V_{GS}的持續增加，電流也不斷增加。
CMOS反相器
如果單獨使用NMOS或者PMOS，電路存在比較大的靜態電流。於是出現了CMOS電路。如下圖a所示就是一個CMOS的示意圖。是由一個PMOS場效應管的漏極與一個NMOS場效應管的源極連接在一起組成。
我們知道，對於NMOS管來說，關斷電阻為無窮大，導通電阻比較小。這樣當V_in為高電平或者等於VDD的時候，NMOS就被導通，同時PMOS關斷。這時的等效電路如上圖b。輸出V_out和ground結點之間有一個直接的通道，導致輸出處於一個穩定的0V。當輸入為低電平（0V），NMOS關斷，PMOS導通，等效電路如上圖c，這時輸出V_out與V_DD之間存在一個直接通道，所以輸出為高。最終電路表現出一個反相器的功能。
我們可以通過這個交換器模型看到靜態CMOS電路具有如下屬性：
- 高電平為VDD，低電平為GND，也就是說電壓的擺幅等於電源電壓，這樣就會有比較大的雜訊容限；
- 邏輯電平與器件的面積沒有關係，這樣場效應晶體管可以儘可能的使用比較小的面積。
- 在穩定狀態下，輸出$V_{out}$與電源$V_{DD}$或者GND之間存在一個有限阻抗的直流通道。通常情況下，一個良好設計的CMOS反相器，輸出阻抗都會比較低。
- CMOS反相器的輸入阻抗一般情況下都非常高，也相當於絕緣，幾乎沒有什麼直流電流消耗。因為輸入時連接到晶體管的柵極，靜態情況下，輸出電流幾乎為0.這樣，理想情況下，一個反相器可以驅動無數個柵極（也就是說可以有無限的扇出），同時還能保證功能正常。當然，輸出扇出增加也會增加延遲，影響晶體管的響應特性。
- 在穩態狀況下，電源和地之間不存在通路，這也導致在穩態情況下，幾乎沒有電流的流動，晶體管也就沒有任何的靜態功耗。
前面分析了穩態是CMOS電流的一些特性，那麼我們看看當CMOS電路運行的時候，流經CMOS器件的電流情況。分析CMOS電路的動態特性時，我們就必須考慮CMOS器件的繼承電容。如圖所示,顯示了兩個CMOS反相器的級聯，每一個MOSFET均有寄生電容， 包括：
C_{gd}和C_{gs}： 由柵極和源極與漏極重疊產生的柵源電容以及柵漏電容。
C_{db}和C_{sb}： 漏極與襯底和源極與襯底之間形成的與電壓有關的結電容。
C_g： 由柵極下面的薄氧化而形成的柵電容。
C_int： 兩個CMOS反相器之間連線的寄生電容。
即使是對於這個很簡單的電路來說，分析這個輸出波形也是相當的複雜，因為這裡面有很多非線性的電壓相關的電容。為了簡化問題，我們將s圖中的電容轉化為一個集總的線性電容，連接到輸出結點和地之間，如下圖所示:
其中C_{load}定義如下：
Cload = C(gd,n) + C(gd,p) + C(db,n) + C(db,p) + Cint + Cg
注意： 有一些寄生電容沒有包含在上圖中，因為兩個CMOS反相器的源-襯底的電壓始終為0， 電容C_{sb,n}和C_{sb.p}也為0.電容C_{gs.n}和C_{gs.p}因為連見到輸出結點和地（電源）之間，而沒有包含進來。
使用上圖，使得問題簡化為分析一個CMOS反相器對一個電容進行充電和放電的動作。當輸出為0時，PMOS打開，NMOS關閉。電源通過PMOS對輸出電容進行充電，最終達到穩態。負載電容兩端電壓等於電源電壓V_{DD}。當輸入電壓提升，PMOS的溝道減小，但是PMOS的漏極與源極電壓均為V_{DD}，沒有電流流過PMOS管。假設NMOS和PMOS的閾值電壓V_{t}均為1/2（V_{DD}），當輸入電壓達到1/2（V_{DD}），NMOS打開，同時PMOS關閉。負載電容通過NMOS對地放電。此時會有電流流過地平面，使得晶元內地平面抬升。
同時我們分析當輸入信號由高電平轉換到低電平時的情況。當輸入為高電平，NMOS管打開，PMOS管關閉，輸出為低。輸入電壓持續降低，當輸入電壓低於1/2（V_{DD}），PMOS打開，NMOS關閉。V_{DD}開始通過PMOS對輸出負載電容進行充電。此時有電流從電源流進用電晶元。下圖顯示了CMOS電路在動態情況下電壓變化情況。
而實際的情況比上圖顯示的還要糟糕。因為導電溝道的變化是一個連續的漸進過程，NMOS和PMOS並不是理想開關，在實際過程中會存在階段，PMOS和NMOS同時打開，這是V_{DD}與GND之間形成一個直接的導電通道。好的一點時，此時NMOS與PMOS的導電溝道寬度都很小，使得此時的電流並不是無限大。一個實際CMOS電路的電壓圖如下圖所示。
所以我們可以看到CMOS電路消耗的電流是隨著時間的變化而變化的。
電源傳輸網路阻抗隨頻率變化而變化
前面提到電源傳輸網路或存在一些寄生的電感和電容，甚至有些設計中，設計人員會人為的添加一些去耦電容，這些電感和電容使得電源傳輸網路表現出針對不同頻率信號有著不同的阻抗。為了能夠更好的理解這種特性，我們有必要了解一下集總電路的分析方法。這裡先使用集總分析方法來看一個是串列諧振電路和一個是並行諧振電路。
串列諧振電路
串列諧振電路定義為一個電容和一個電感串聯的電路，具體電路如下圖所示。
當XC(容抗)和XL（感抗）的幅度相同，相位相反時，電流為最大，也就是在這種情況下阻抗最小。這種情況發生的頻率為串列諧振頻率，串列諧振頻率可以由如下公式獲得：
電路的頻域阻抗曲線如下圖所示。
並行諧振電路
並行諧振電路是由一個電容和一個電感並行連接而成, 具體電路如下圖所示：
當XC(容抗)和XL(感抗)的幅度相同而相位相反，則可以通過最小的電流，也就是說阻抗最大，這時的頻率稱之為並行諧振電路。諧振頻率由如下公式得到：
電路的頻域阻抗曲線如下圖所示。
通過對以上2種電路的分析，我們知道電源分布網路表現的阻抗相對於頻率來說不再是一個常數，而是一個隨著頻率變化而變化的阻抗值。加上晶元對電流的需求是隨著時間變化的，最終用電晶元得到的電壓也將是一個隨著時間而變化的電壓。我們通常稱這些變化的電壓成份為電壓雜訊。接下來我們會詳細了解電源傳輸網路的各個組成部分，然後對電源傳輸網路進行建模。
參考文獻：
1. Xilinx WP411, 「Simulating FPGA Power Integrity Using S-Parameter Models」
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