一文看懂3D晶體管
n n n 版權聲明：本文來源 《n n 電腦王n n n n n n 》，如果您認為不合適，請告知我們，謝謝！n n n
n n 隨著半導體製程工藝的發展，硅晶體管的局限逐漸被顯現出來，為了摩爾定律繼續生效，業界推出了n n 3Dn n 晶體管的的定義，而談到n n 3Dn n 晶體管，就不能不談n n Inteln n 的n n Tri-Gaten n 晶體管和台積電的n n FinFETn n 製程。我們來深入了解一下吧。n n
n n 讓硅半導體導電n n
n 硅半導體的特性就是它不導電，讀者們一定要問如果它不導電那我們的晶元難不成是米糕做的？答對了，就是米糕！n
n 水電工前輩們知道硅結晶呈現了很穩定的四價鍵結構，所以晶體之中沒有什麼自由電子活動空間，如果沒有外力填充電子進去或者填充電洞進去是沒什麼機會導電的。所以就在硅結晶中加入了少量的五價或三價原子雜質進去，大概都不超過萬分之一，讓硅結晶像米糕一樣亂一些，這樣一來就可以導電了！n
n 其中加入三價雜質的硅結晶會產生出一些可以容納正電荷的空間，我們稱之為電洞，加入五價的則會產生多餘的電子出來可以自由漂移。仔細觀察可以發現，電子飄移的速度會比電洞快很多，這是因為電洞並不是真的正電荷在移動，而是靠負電荷在推擠移動時產生的相對移動現象。n
n n P、N組成二極體n n
n 好不容易讓硅導電之後，水電工們把填入三價雜質的P型半導體和加入五價雜質的N型半導體連起來發現，它又不導電了！超營養大雞排??呃，不對，當電流換一個方向由P流至N時它其實是會導電的，這就是大家熟知的二極體。n
n 二極體能單嚮導電，主要還是因為電流從P型半導體流往N型半導體時，可以輕易地跨過介面電場（因為電場方向和電流方向相同），而反向時則會和這個由材料差異引起的介面能階差互相對沖以致無法流過去。不過當電壓大於能階差的時候還是會打穿的，基納二極體就是利用這個效應工作的整壓二極體。n
n ▲P型半導體的結構示意n
n ▲N型半導體的結構示意n
n n 三極晶體管的由來n n
n 三極晶體管的設計目的，就是希望利用二極體的特性，建構一個可以由人為方式控制導通／不導通的控制器。所以任何一種三極晶體管都是由一個控制極，一個輸入極，一個輸出極組成。當我們希望它導通時就在控制極輸入某個電壓，形成通道，然後電流就能由輸入極流到輸出極去，這個輸出極可能又會連到另一個晶體管，變成控制訊號，這樣一連串的連結就構成了可以用布林代數（一種二元運算的偏序集合）控制結果的數字控制器。n
n ▲順向偏壓n
n ▲逆向偏壓n
n 當然各位熟知常用在音響線路上的放大器也是一種三極體的應用，當通道在半形成狀態時晶體管就會開始輸出了，而此時控制極的電壓稍稍拉高，輸出就會約略線性加大，反之亦然。所以我們可以只檢測到很小的訊號送到控制極，卻在輸出端複製出一個長相很類似輸入訊號、但是力量卻大了百倍不只的訊號，這就是放大器。n
n ▲三極晶體管的基本構想n
n n 介面電場n n
n 當2種物質被人類結合在一起時，由於兩者之間原子和電子分布情況不同，會在介接面產生一個電場，這個電場就叫介面電場，而電場的大小就叫介面能階差。不只半導體有這個介面電場，就連良導體也會有這種現象，只是良導體的介面電場很小，不過對於高頻訊號而言仍然會造成障礙，好比超過10GHz電波用的天線材料或導線及接頭等都是要特別製作的。n
n n 重要課題：通道的形成n n
n 按照不同的晶體管結構，就會有不同的通道形成方式，我們來看看早期最有力、速度最快的BJT晶體管和現在最常用的MOSFET晶體管有什麼不同。n
n n BJT晶體管通道n n
n BJT的構成很簡單，就是把2個P型半導體夾住1個N型半導體變成三明治。當然，也有用2個N型半導體夾住1個P型的。現在就看看NPN型的BJT如何運作。n
n 一般而言我們把BJT的輸入極稱為集極，控制極稱為基極，而輸出極就稱之為射極。由於射極要提供大量電子擴散所以雜質濃度會比較高，而基極則因為希望電流快速通過所以做得很薄。n
n 當我們由控制極輸入足夠的電子時，原本的P型半導體就因為充滿了大量電子而慢慢把我們原本人工置入的電洞中和掉了，當然就慢慢「轉性」變成N型半導體的性質。此時對於從集極加入的電壓／電流來看，就會發現當P型半導體轉性後，NP介面的能階差就慢慢消失因而形成通道，而電流就會由集極一路沖向射極而發射出來，這就是通道形成的過程。n
n 由於需要真槍實彈把電子灌進去，所以BJT的通道形成比較費力，但是通道導通的面積大所以可以流過的電流也很大，很適合高出力的工作。但是我們灌入P型半導體的電子可不會乖乖停在那裡不動，它們會隨著由射極出發的電子流一路沖往集極去！就像馬桶把衛生紙衝掉那樣（高中物理告訴我們，電流方向就是電子流方向的反方向）。n
n 所以控制訊號電流不夠強，是推不動BJT晶體管的。這現今晶元當中是一項很討人厭的特性，因為它表示就算我們沒什麼動作，為了維持晶體管某一種狀態，我們還是必需花掉大量電流！這樣不但吃電很兇，還會讓晶元熱到可以拿來煎蛋。不過BJT的好處是整顆P型半導體都會變成通道，所以通道很寬大，推動力也就很大。n
n n JFETn n
n JFET 是一種類似三明治的場效應晶體管，它在接面處沒有使用氧化物隔開閘極，音響迷一定不陌生， JFET的推動力大，線性高對高頻反應又不良，是非常良好的音響用放大器材料。讀者若想看到實體物品，走一趟發燒音響材料行一定可以看到一大堆。n
n n MOSFET晶體管通道n n
n 而MOS就非常小家子氣了，在早期或者是大功率的JFET，是由2個N型半導體夾住P型半導體，（或者2個P型夾住N型），但是電流通過的方向和通道形成方向則和BJT呈九十度。而在半導體中的MOS就如下圖所示，在FET元件當中，由閘極來的電壓對晶體中間部位造成靜電力，靜電力則吸引了正或負電荷靠近閘極，造成晶體中央部位靠近閘極的那薄薄一層半導體產生「轉性」，因此形成了通道。n
n 所以這個通道絕對不像BJT那樣是大水管1條，而是1片薄薄的導電層而已，因此以前的水電工們對MOSFET重要課題是很頭痛的，若是你在30年前提到MOS這種推動力不足的東西可以跑到1GHz，科學家和水電工們肯定要笑你痴人說夢的。n
n 不過FET也有一個絕大的好處，就是我們在閘極加上控制電壓時，理論上不需要流出任何電荷到晶體心，所以控制電流理論上接近於零（實際上當然不可能，會有一堆漏電流產生），所以在晶元晶體數暴增的今天，是個很好用的技術。n
n n 夾止n n
n 請參考MOS通道形成圖，通道由於來自源極和汲極的電壓差吸引，並不會變成平行於閘極的完整平面，而是一端寬一端窄的情況，當變窄的那部分小到會阻礙電流的地步時就稱為夾止。n
n n MOSMOSn n
n 只是MOSFET 的簡稱，沒什麼意義，大家常常都喜歡叫小名，因為比較好叫，通常我們討論晶體管提到MOS是沒什麼問題的。但是如果要講到午餐吃什麼也用MOS 的話，應該是指賣漢堡的。n
n n 薄薄的一層，問題卻很大n n
n 回到近5年來的現況，這薄薄一層的MOS導電通道推動力不大，為了仍要達到高頻、省電、低熱量、減少面積等等目的，半導體廠內的水電工們可是傷透了腦筋。還好在近來電子顯微鏡以及各類測量技術越來越進步，我們也漸漸了解到MOS通道形成有什麼限制，又有什麼副作用等等問題。尤其在現今半導體製程已經縮小到了30nm以下的境界，有許多問題是不斷發生的，也因此開發新材料或新型結構的晶體管就成了各家廠商努力的目標。n
n n 難題1 漏電流n n
n 理想的MOS晶體管除了少許拉動閘極電容的電流以及送往下一級的推動電流外，是不該有任何額外電流的，凡是超出這個範疇的電流都算漏電流。漏電流對於強調高速省電的現代產品是個大傷害。而且就微觀的情況來看，其實晶體管內部有許多效應會導致漏電流，漏電流的流向也不固定，有從閘極漏走的，有從源極漏走的，而有些漏電流只有在導通時產生，有些則無論何時都在漏。尤其當晶體管愈做愈小，這些現象就會愈明顯，用30nm以下的晶體管想要完全控制好電流方向而不漏出，簡直就像用竹籃子裝沙而不外漏一般地困難！n
n n 難題2 推動力不足n n
n 短通道效應和漏電流在某些層面是相關的，其中短通道效應主要是因為形成通道的條件太超過，造成夾止後可導電的面積變小，反而造成一種導通不良。原本我們希望加在閘極的電壓愈大，能導通的輸出電流就快速增大，沒想到反而卡住沒什麼變動，這對晶體性能是很糟糕的事。如果不處理的話對於時脈上限是會有很大的影響。（好吧，至少對於喜歡加壓超頻的宅男有影響）n
n 當閘極長度僅有30nm以下，短通道效應相當容易發生，和以往40奈米以上的情況有很大的不同，所以也成了一大難題。n
n n 難題3 面積問題n n
n 我們平常說的30nm製程，一般是指閘極的長度等於30nm，而當推動力不足時就要增加晶體管的寬度，那如果把閘極的長度由60nm減少成30nm，但是寬度卻非得由100nm大增至300nm時，所佔的面積不就更大了嗎？那真的一切都白搞了，所以面積和推動力問題都是要處理的。n
n n 難題4 省電性和性能問題n n
n 由於寄生電容的影響，晶體管就算沒有漏電流也會在運作過程中吃掉能量，好比閘極的電壓在拉升或拉降時就會吃掉電流，吃愈多愈不好推，也造成開關速度變慢。n
n n 閘極、源極n n
n 三極體的原理就是閘極的電壓只要稍稍變大，輸出端（源極）就會有很大的增加，而閘極只要沒有輸入，輸出端也應該馬上停止輸出。n
n 平面型MOS晶體管的通道問題n
n 上圖是最近比較常用的MOS元件結構，我們可以發現和之前列出來的簡圖有不少差異，事實上增加的部份都是為了避免通道產生速度過慢、短通道效應、性能不良等等問題而來。但是這些解法也會帶來副作用，互相牽制以致沒有一個完美的解決方案。（不然大家趕著變成3D幹嘛？）n
n 影響推動力的最主要因素還是來自於短通道效應，特別是本身就已經夠短的30nm閘極通道更容易發生。為了解決短通道效應，有人會預先在通道形成的部位加入雜質，使得原本的NP接面導通電壓下降。其原理就是讓P型半導體不要這麼偏向P型，有點接近N型，但是這樣一來也造成了通道切斷時很可能會有漏電流，因為介面的能障變小，而且加入雜質會創造許多自由電子和電洞成對出現的機會。n
n n 關不掉的晶體管n n
n 在沒有外部電場的情況下，這成對的電子和電洞因靜電力平衡會再度中和掉對方而消失；但是當有外部電場（源極有電壓的時候）時，這些隨機產生的電子就會變成額外的導電品，使得晶體管永遠關不起來。原本我們希望閘極在拉高電位一到飽和態後，晶體管就可以把源極的輸出降到零，現在辦不到了？這就叫做關閉態的漏電流。就算我們不加入雜質讓能障變小，當閘極電壓小於汲極電壓太多時，這個能障一樣會變小，在30nm以下的晶體管中產生漏電流的比例就會遠高於過去90nm或120nm的晶體管了。n
n ▲關不起來的電壓n
n n 閘極太短的漏電流n n
n ▲閘極過短導致的漏電n
n 在上圖中，我們又看到了另一種漏電流的產生原因，當我們的電場施加於3個極時，我們可以看到因靜電力之故，某些區域的電子、電洞都飄往源極以及汲極，並且閘極為了形成通道也會吸取中間部位大多的電子、電洞聚集到通道，這些被吸走電洞、電子的區域形成了空乏區，這空乏區沒什麼能障，原本也沒什麼作用，但是若是閘極通道很短就好玩了。n
n 我們看到圖中的汲極到源極之間除了通道外全部被空乏區連起來了，任何不小心落入這空乏區的電荷都會被來自汲極的電場用力一推，就往源極跑出去了！（額外不受控制的電流輸出，又是一個漏電的來源）n
n 推動力不足也可能是因為形成通道的電荷量就是不夠，造成通道太薄太小，如果我們使用增加晶體管寬度的方法解決這種問題，就會造成製造成本升高，但是如果增加通道形成區附近的雜質，又會漏電。所以最好的方法恐怕只有換一個晶體管結構了！n
n n 寄生電容n n
n 由於材料介接的影響，對於高頻訊號來說，原本良好的導體其實訊號跑起來並沒這麼良好。會跑出訊號經過電容器一般的濾波效應，讓訊號變差，但是我們明明沒有在導體上面放電容器，這個電容效應是導體自發的物理現象，所以我們叫它寄生電容。n
n 本徵電子n
n 就如同高中提到的酸鹼平衡一樣，水的成分是氧化氫，但是就算是純水，其中也會固定解離出等量的氫離子和氫氧根離子。我們在材料中放進雜質以利產生電洞時，也會因熱效應而產生一些等量的電子和電洞，但是他們出現一下子就又會結合在一起了，就好像情人暫時分手但是馬上又複合一樣。而當某一對分手的電子電洞複合的時候，又會有另一對分手，所以材料中永遠會有一些自由電子，這叫本徵電子（洞）。n
n 丟掉平面，來個3D 吧n
n 老實說3D製程在Intel發表Tr i-Gate n前，台積電早就公開了FinFET。而且這二者長得還很像！1999年前台積電技術長鬍正明先生在一篇論文中就提到：為了解決短閘極元件大量漏電問題，他創造了一種全新的超薄立體結構。現在我們就先來看看新店台雞店新竹台積電公司的FinFET結構吧。n
n 有別於以往埋在井裡的汲極與源極，這會兒大家可都浮在水面上了，這樣子的做法從一開始就很適合做成SOI（因為3個極都可以放在一層不導電的氧化物上），先天上漏電流就少了。對現有晶圓廠最大的好處是，材料和製程機乎都不用換就可以做到。n
n 而通道呢？就是連接在汲極和源極中間那一根細細的東西，就像連結2棟建物的走廊一樣，據說它長得像魚鰭所以叫FinFET（鰭式場效晶體管），還好當年不是台灣水電工取名，不然一定叫走廊晶體管或者是啞鈴晶體管，當然串燒晶體管也很符合??。n
n 大家一定覺得奇怪，為什麼這會通道變成了長相有如電線的東西呢？事實上它的功能和傳導方式真的和電線一樣呀！基本上它就是電子的走廊。傳統晶體管的通道反正就是薄薄一層，你把它攤平了也只有那一點點可以導電，把它折起來立起來也一樣可以導電。所以我們觀察Fin的剖面圖就可以發現，通道形成原理是一樣的，只是形狀變了，和閘極的相對位置也不一樣了，這有什麼好處呢？n
n ▲台積電FinFET結構圖n
n 據說FinFET會減少許多剛才提到的通道形成問題，所以漏電流或關不起來的情況就會大幅改善。很巧的是在最近一次會議中水電工巧遇胡博士，聽他解釋當年為何發明這種結構的幾個原因：n
n 第一就是平面型晶體管如同水電工之前所說的，可以漏電的地方太多了，因為閘極只能控制靠近它的電子流，離它很遠的就鞭長莫及了，而且這些現象在30nm以下都非常明顯，根本不能用。n
n 第二就是導通電壓Vt的問題，Vt太大的元件在現有超低電壓晶元上是不受歡迎的，要降低Vt的方法就像前面所說的，要在通道形成部位（閘極下方）打入雜質，同時解決短通道效應，一舉兩得。不過在閘極短到30nm以下時，這種做法會讓Vt變得飄忽不定，氣死晶元設計者，只好換個方式做看看。n
n n 增加晶體管面積n n
n 原本想要增加推動力就必需要增加晶體管面積，現在我們多了個方向可以長??就是往上走！除了可以增加這個走廊的數目之外，單一一個走廊的導電容量可以藉由拉高走廊的高度而大幅增加。參考附圖所示，實際有效通道截面積= n（ 2*走廊高度＋走廊寬度）*通道厚度。n
n 當然實際上高度還是有點限制的，這要考量到寄生閘極電容量的問題。不過在邏輯運算線路中，如果沒有很麻煩的下一級要推動，這種晶體管可以在使用比過去還少20～30％的面積下就達成同樣的推動力。所以長太高而出事的情況理論上是不會遇到的。n
n n SOIn n
n Sillicon-on-Isolation 是一種新技術，把硅半導體元件放置在一層絕緣體上以防止元件之間產生漏電流互相干擾。n
n 台積電的FinFET在這條走廊上還使用了應變硅晶（strained nsilicon）的技術，在外表薄薄一層的硅結晶中加入了3-5族原素的雜質一同結晶，由於3-5族晶格較大，所以會對靠近表層（很不巧也就是形成通道的部份）的硅造成拉扯開來的應力。晶格被拉鬆了後就好像籠子的柵欄放寬了一樣，電荷流動速度就會高很多，通道形成速度就可以有效拉高。n
n 當初在測量新結構晶體管的導通情況時，胡博士就已經發現這條走廊的寬度如果太寬除了寄生電容問題外，還會有在走廊中心部位產生太多區域是閘極電壓管不到的部位，會造成額外的漏電流，所以經實驗發現在30nm以下的閘極長度下，走廊寬度最好都不要超過閘極的長度。n
n ▲FinFET通道裁面圖n
n n Intel的Tri-Gaten n
n 講到這個輸人不輸陣的世界第一半導體大廠Intel，它可是很忌諱提到FinFET或DualGate nFET的，除了專利權問題之外，對這一家偉大的公司來講，它怎麼可能和你用一樣多的閘極數呢？當你能做2個，我們當然要能做3個啊！所以Tri-Gate這個名詞就跑出來啦??。不過水電工跟大家偷偷講，Tri-Gate和FinFET根本就長得像雙胞胎，有夠像啊。n
n n High K Metal-gate又建功n n
n 理論上閘極的電容值愈大那麼下方的通道形成情況就愈好，事實上晶體管過小時通道電荷也很有限，而平板電容的公式為C=K*A/D，其中A為電容面積，而D則是2個平板間的距離。所以閘極的絕緣層愈薄愈好，但是過薄的絕緣層會導致穿隧效應而造成漏電。n
n 拜高精密的製造機械所賜，目前的閘極都已經薄到不能再薄了，所以目前各公司的走向都會偏向以高K值材料為主，在做到35~40埃的厚度時（埃是一種長度單位，10埃等於1奈米），也有比傳統氧化硅10埃時都更好的容值，而在這個厚度下，閘極漏電流可以有百倍的改善。但是閘極電容一旦變大拉升電壓就會又慢又費電，所以現在使用high nK材料大多是為了避免閘極電容增加導致絕緣體變厚，以減少漏電。或者是在某些情況下減少閘極寄生電容量。n
n n 拓寬的Tri-Gate走廊n n
n High K材料是Intel的利器，水電工看到Intel公司發布的Tri-Gate閘極切面時也忍不住讚歎了一番，沒想到Intel可以把這個走廊的寬和高做得一模一樣！所以有效通道截面積約等於3 × 走廊高度× 通道厚度。這就是為什麼Intel硬是要叫Tri-Gate Transistor的原因！n
n ▲Intel Tri-Gate晶體管通道截面圖n
n 平板電容n
n 根據高三物理，最早期的電容器就是兩個平行導電板，它可以用來製造電容效應，而且也很方便計算電容量，長相也很像MOS的閘極。所以我們在分析閘極寄生電容時都會用平板電容做基本模型。n
n 原來Intel利用了神兵利器，雖然走廊寬度變大會增加寄生電容，但是Intel顯然又利用了High K材料讓它降回可接受的值。所以在同樣面積下，Tri-Gate的推動力會比FinFET更大？這個水電工保留，為什麼呢？我們看下圖就知道了，其實由於這條走廊占的空間不大，所以就算是做成同樣高度的情況下，要達成同樣推動力，Tri-Gate只要用2條走廊並聯就可以抵過FinFET的3條走廊，但是這2個晶體管面積其實相差很少，當然是有小一些啦，不過真的不會到令人跪拜的地步。n
n 更何況現在演變成真正的蓋大樓大戰了，真的推動力不足時我大不了蓋高一點就好了，何必拿面積和你拼呢？而且其實FinFET的通道部位原本也就可以做到和閘極長度一樣寬了，所以別人也不是做不到。某篇產業分析師的文章說Intel的Tri-Gate至少領先業界5年，其實??水電工覺得應該說5個月比較實在。n
n n Threshold Voltagen n
n 中文是最低導通電壓，由於CMOS 電路特性之故，要達到省電的目的，晶元運作電壓愈低愈好。但是硅半導體有個麻煩，就是最低導通電壓等於0.7V n（硅的界面能障），也就是說閘極或汲極加上的電壓小於0.7 伏特時，晶體管是不動作的。以Intel 的ULV 來說，運作電壓才不過1.1 伏以內，也就是如果Vt n保持0.7 伏會帶來很麻煩的問題：零和壹的電壓准位離得太近，會非常容易出錯。所以要讓V t n下降才能做出超低電壓晶元，相關的資料可以再寫一大篇，在此先簡述之。n
n 史上最小3D晶體管n
n n 尺度n n
n 這裡的尺度我們套用半導體業界慣例，指的是閘極的長度，也就是汲極和源極中間的距離。也就是通道的長度。n
n 不過針對超省電元件來說，Intel應該還做了不少手腳在它的金屬閘極和走廊上，水電工認為應該有很特殊的材料而且是秘密的製作方式，記得前面提到的導通電壓Vt不能太高的問題嗎？如果我們的走廊材料沒有加入雜質，那麼就得靠閘極金屬材料或者利用硅鍺合金等來降低Vt了。水電工目前還沒拿到很完整的資料，以後若是有什麼新發現再和各位讀者交待。n
n 透過3D結構晶體管，目前世界實做出最小的尺度竟然達到了3nm，這是由韓國某半導體廠做出來的。台積電本身發表過的尺度則是5nm。所以半導體在深度奈米下無法持續進步的超級障礙也就不再存在了。n
n 水電工原本也很看衰摩爾定律了，沒想到摩爾大師一語成懺，到現在，他在Intel的同事還有各路高級水電工們竟然還可以生出這種3D絕招讓他的統計數字持續有效！水電工的世界真是有情有義啊～接下來會不會有3D晶元的出現呢？大家拭目以待吧！n n n
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