大家一起讀論文：被ISSCC接收的Digital to Time Converter是如何設計的呢？

大家一起讀論文系列：

1. ISSCC 2016, 2GHz Digital to Time Converter

今天決定在公眾號試開一個系列：「大家一起讀論文」，用來介紹集成電路設計領域發表在頂級學術會議和期刊上的前沿成果。

現在的設想是，這個系列大部分文章介紹單篇論文，當在某個領域積累一定的量之後，則會寫一篇總結性文章。目前我關注的領域有鎖相環、毫米波/太赫茲、wireline、低頻模擬這些，以後會嘗試拓寬。每篇文章會盡量簡潔的描述該論文嘗試解決的問題、技術上的亮點、對我們的啟發等等，同時會穿插著介紹一些基本知識。

可能每篇論文我需要花費幾個小時去閱讀、消化，再花費幾個小時去寫文章，但是希望讀者能在十分鐘內就抓到這篇論文的亮點。文中會給出論文詳細出處，感興趣的可深入精讀原文。

非常歡迎大家轉發、關注、提各種意見。如果大家覺得有價值，我會爭取長期堅持下去.更歡迎大家與我一起寫這個系列！寫是整理思路的最好方式，寫作的人總是收穫最大的那個人。

S. Sievert, et al., "A 2 GHz 244 fs-Resolution 1.2 ps-Peak-INL Edge Interpolator-Based Digital-to-Time Converter in 28 nm CMOS," IEEE J. Solid-State Circuits, vol. 51, no. 12, DEC. 2016, pp. 2992-3004

Intel在ISSCC 2016發表了一篇講Digital-to-Time Converter（DTC）的文章，拓展後又發表在了2016年12月份的JSSC上。我們今天來讀一下這篇論文，看看他們到底做了什麼，為啥一個小小模塊能夠被頂級會議和頂級期刊接收。

什麼是DTC？

所謂DTC，指的是當輸入不同的數字控制信號後，輸出時鐘的延時不同。在我看來，本質上DTC和移相器（phase shifter）、數字控制延時線（Digital Contolled Delay Line）、相位插指器（phase interpellator，PI）指的是同一個東西，都是從控制信號到相位/延時的轉換，只不過在不同的領域大家習慣的稱呼不一樣。

DTC最重要的兩個場景是：高速串口中的時鐘數據恢複電路（CDR）和鎖相環（PLL）。

CDR屬於DTC的經典應用場景。當高速串口的接收機收到發射機發過來的一串「0」和「1」之後，它需要知道在什麼時間點對這串電平進行採樣。最好的情況是等符號碼穩定之後再採樣（即眼圖張開最大的地方），所以它需要DTC去控制時鐘的延時，從而靈活的控制採樣時間。在CDR中的DTC一般工作頻率較高。

在PLL中則是最近一些年才發展出來的用法，用在Bang-Bang PLL的時鐘反饋支路上，以實現小數鎖相環的功能。這個發展過程背後的邏輯也很有趣，等以後我多收集一點資料再好好講一講。在PLL中，由於DTC在時鐘反饋支路上，工作頻率一般較低。

DTC最重要的指標是解析度和線性度。解析度指DTC最小的可控延時是多少，解析度與覆蓋範圍相矛盾，一般解析度越小，覆蓋範圍越難做大。人們往往採用分級調節的方式來取得較好的這種。這篇論文里也是這樣，採用了粗調、中調、細調三級。DTC的線性度包含積分非線性（INL）和微分非線性（DNL）。線性度衡量DTC產生的延時是否隨數字控制信號線性變化。

這篇論文的工作頻率是2GHz，延時解析度為244fs、最大INL為1.2ps，這兩個指標都很優秀，否則也不會被頂級會議和期刊收錄。考慮到時鐘周期為2GHz，244fs只相當於0.18°的角度，調節精度非常高。

DTC線性度測試結果

這篇論文做了些什麼

這篇論文中的DTC結構畫在下面的圖中，一共分為三級。第一級是一個多模分頻器，把輸入的8GHz時鐘四分頻得到2GHz的時鐘，理論上我們可以得到2GHz的8個相位，間隔為45°。

此論文DTC系統框圖

論文里還採用8GHz的時鐘對多模分頻器的2GHz輸出做了一次採用（retimer），這是常見的減小jitter的手段。多模分頻器內部電路會累積jitter，在這裡經過一級DFF做採樣，輸出2GHz時鐘的jitter只和8GHz的時鐘jitter有關，消除了多模分頻器的jitter累積效應。

#點評#

通過一個較高頻率的時鐘分頻是得到多相時鐘最簡單、方便、穩定的方式。但是需要衡量傳輸高頻時鐘、額外的分頻器帶來的額外功耗。採用DLL（Delay Lock Loop）可在同頻率的情況下產生多相時鐘。但是，1）需要對延時線進行校準，2）需要額外的環路。設計起來很啰嗦。如果系統中可以提供高頻時鐘，那麼第一選擇會是分頻法。

兩種產生多相時鐘方式比較

在第二級中，又插入了延時單元，用於產生22.5°的角度。為什麼它這裡需要22.5°呢？論文中最後一級細調採用的是基於反相器的相位插值器。而這種插值器，輸入的兩個時鐘之間的角度越小，插值的線性度越高，jitter、功耗等表現也會越好。後面還可以看到，這篇論文對反相器相位插值器進行了改進，它的這種改進也需要兩個輸入時鐘角度接近。

#點評#

這裡實際很微妙。採用一個延時單元來實現22.5°的相移原理上是沒有問題的。但是實際晶元會有PVT變化，怎麼保證每顆晶元每種工作狀態下相移都是22.5°呢？他在這裡加了5b的手動調節以應對PVT變化。但這更像是學校的做法，而不是工業界的做法。如果沒有一個反饋環路去自動控制延時量，對產品來說，手動調節是不可用的，客戶不可能針對不同的情況去手動設置不同的延時,晶元的良率就下來了。如果要設計一個環路自動校正，那如何檢測相位？在什麼地方檢測？對DTC本身引入多大負載？環路需要多塊的速度？這樣問下來問題就多了，其中相位調節反而是最容易的一部分。可惜的是論文中並沒有提到這些。

DTC的第三級為基於反相器的相位插值器，一共有7b，即128位。論文中針對傳統的反相器相位插值器進行了改進，這也是此文主要的創新點。為了客觀評價此文的創新點，我們需要介紹反相器相位插指器的基本原理、存在的問題、此論文解決問題的方案、付出的代價。這將是下一篇文章的內容。

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