【E知】時鐘電路，約束設計與CTS基礎

01-28

CTS在設計中的地位舉足輕重，如何對設計進行CTS約束是數字設計中的重點和難點，也是EDA工具研究的一個重點領域。數字IC實現的EDA工具的計算基礎都是已同步時鐘的時序驅動（timing drive）為基礎。數字IC的動態功耗有60%以上會在時鐘線上。本課程將關注CTS SPEC，解決如何選擇CTS 策略的痛點，CTS通常有自己的SDC，好的SPEC做出優質的時鐘設計會比不好的時鐘設計在timing，power，area實現上具有明顯的優勢。

本次公開課從時鐘電路設計，時鐘約束設計，CTS基礎三個維度介紹數字集成電路設計中時鐘設計相關的基礎知識及相關高品質時鐘設計的經驗分享。

主講嘉賓

Evan

就職於某著名IC外企，10多年的數字IC設計經驗，完成過多款國內外大型通信廠商的高端晶元定製項目及客戶的設計支持工作，IC設計領域發表過多篇論文和專利。

內容大綱

一、基於後端實現的時鐘電路設計

考慮PLACE的時鐘設計
考慮CTS的時鐘約束
考慮後端的clock gate設計
考慮工具的優化演算法時鐘電路設計

二、時鐘約束設計

時鐘約束設計FLOW
Case1：setclockgroups
Case2：creategeneratedclock

三、CTS 簡介

Clock Tree 基礎
Cadence tool: CTS SPEC簡介
SYNOPSYS tool: ICC CTS簡介

部分乾貨

適合人群

數字IC工程師，以及其他希望了解Clock Tree的工程師

上課時間

2017年8月13日周日 20：30

上課方式

E知在線直播課堂（支持電腦端和手機微信端）

報名方式

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