十年間ASIC/SoC設計技術的變化

我將從工藝、數字後端、數字前端、驗證、高層次綜合幾個方面進行比較。

大神摩爾鎮樓！

工藝

* 這十年集成電路的發展基本遵循了「摩爾定律」

當價格不變時，集成電路上可容納的元器件的數目，約每隔18-24個月便會增加一倍，性能也將提升一倍。

* 十年前我們還在討論，硅工藝的極限是40nm，還是28nm。

今天我們在討論，硅工藝的極限是不是5nm？

* 十年前我們還不考慮晶元走線之間的SI （信號完整性）。

今天SI的影響，變成了影響線延時的主要因素之一。

* 十年前我們還在討論，哪種MOS的結構才是未來。

今天FINFET晶體管，已經在16nm已下廣泛使用，我們在討論未來代替它的結構式是管狀晶體管，還是超淺溝道晶體管？

* 十年前我們還在討論，如何使刻線的尺寸達到更小。

今天我們開發了 double pattern 技術， triple pattern技術，自對準技術，等等。工藝複雜度是之前的很多倍。

*十年前後端設計中，主要的延時還是來自於基本單元。

在今天，14nm，10nm的節點，線上的延時已經佔了總延時的30%以上。

*十年前晶元內部的可靠性檢查還不多。

在今天，ESD (Electro-Static discharge), EM(電子遷移) 等可靠性檢查，成為必須檢查的部分。

*十年前低功耗設計概念剛剛進入大家的視野。

在今天，low power design 已經成為各大公司的標配。

在現在性能過剩的時代，大家都在比拼到底誰的功耗更低。

*十年前光刻當中的光衍射效應對於光刻沒有什麼影響。

在今天，光刻檢查（Lithography Friendly Design rules）已經成為了必要的檢查。

前端設計角度：

*十年前，VHDL語言和VERILOG語言還能平分秋色。

現在VERILOG語言的普及率已經遠遠超過VHDL.

*十年前，電路性能只關注兩個指標：時鐘頻率和面積。

在現在，不提供電路功耗就是在耍流氓。

.*十年前，ARM匯流排搞定一切匯流排互連

在現在，異構多核架構的巨大需求使得NoC技術迅速推進並應用。

驗證

*十年前，前端工程師自己就可以手動用verilog驗證。

在現在，驗證工程師比前端工程師還多

高層次綜合

*十年前，硬體描述語言已經成為主流

在現在，高層次綜合已經在xilinx等幾個廠商的領導下，逐步推進

也許未來，Verilog也會跟手動畫圖的方式一樣被淘汰。

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