集成電路基礎：ESD雜談

這期文章，作者君想給大家講講一個對於模擬工程師來說，既熟悉又有點陌生的內容：ESD Electrostatic discharge， 也就是所謂的「靜電保護」。

Wikipedia裡面是這樣定義的：Electrostatic discharge (ESD) is the sudden flow of electricity between two electrically charged objects caused by contact。翻譯過來呢，就是指兩個儲存有電荷的物體相互接觸時候產生的瞬時電流。

最近作者君做的項目呢，對於ESD的要求比較嚴格，就經常和一個ESD部門的哥們討論學習一下。他告訴我說，ESD可以在任何地方發生，無論是製造，生產，裝配，測試，甚至運輸及現場應用。當時我就有一種想放棄治療的想法。。。。

那麼，問題來了，我們怎麼在電路中對其進行模擬並模擬呢？一般我們熟悉並且在電路模擬裡面需要用到的模型有兩種：CDM和HBM.

CDM就是所謂的Charge Device Model，HBM就是所謂的Human Body Model。

兩者對比可以看出，一般來說CDM的電流比HBM的電流大一些、也快一些，因為並無較大的電阻在放電通路上面限制放電的過程。

因此，在ESD的模擬中，需要在supply上添加這樣一個pulse電壓。例如：CDM情況下，supply上面需要加入一個高達15V的pulse，上升沿和下降沿都是200ps，持續4ns。而在HBM的情況下，這個pulse的peak電壓僅僅只是6V，上升沿和下降沿是2ns，持續時間400ns。

這裡插入一句那個哥們的話：「我們就是計算這種 secondary 的ESD的相關數值給你們用的啦。」說罷，事了拂衣去，深藏身與名。。。

等等，為什麼上來就說到了secondary ESD protection呢？既然有secondary ESD

我們熟悉的IO結構，那種上下各有一個diode的pad，就是primary esd protection：

比如HBM模型裡面，IO被加上一個+2000V的高壓，則上面的diode D1就自然導通了，外界的高壓順著VDDP被迅速導走。同理，若是加上一個-2000V的高壓，D2就導通了，大電流從VSSP快速流向IO，也未傷及內部的電路。

在這裡，作者君想問大家一個問題：VDDP和VSSP都是給IO的diode們提供偏置的supply。那麼VDDP和VSSP的IO 又當是怎麼樣的呢？還能上下各放一個diode嗎？

快速思考一秒後……

肯定不能是這樣的嘛！感覺就是不能這樣……

那沒有了上下兩個diode，要如何保護VDDP和VSSP的IO呢？

嘿嘿，不如去看看VDDP和VSSP的IO電路好了！

因此，此處應當有另外的ESD保護電路在VDDP的IO和VSSP的IO之間。比如VDDP被加上+2000V的高壓時，通過這個ESD diode快速導走高壓電流。而當VDDP是0，而VSSP被加上+2000V的高壓時，這個……

等等，容在下先想想，這裡有兩個方向相反的diode嗎？

……

一秒後。

如果VSSP被加上了+2000V，那麼豈不是所有的IO都挺熱鬧了？

為什麼這麼說？

嘿嘿，所有的nwell都是被VDDP給biased成為0V，而substrate因為VSSP變成了2000V，那麼，豈不是所有的nwell和sub之間的寄生diode都被打開了？

哇！想想看，聽起來好歡樂的場景啊！

然後，作者君聽說，還有一個所謂的「1 Ohm」原則，據說是從IO到那些esd diode之間的導通電阻必須要小於1 Ohm，以免寄生電阻太大，影響了快速放電的效果，避免有些「漏網之魚」流到內部電路裡面去了。所以大家若是仔細看看IO的版圖，會發現那裡metal真是密密麻麻的，「無所不用其極」。

最後，再多說一個小的電路（懶得畫圖，所以拿來借用一下）：

[來自：https://interferencetechnology.com/seeding-and-harvesting/#]

這也是一個ESD的保護電路。為什麼要說這個呢？因為作者君昨天剛剛被要求在自己內部的電路上面加一個nmos的switch，這個nmos的gate就是圖中A點。而且被人告知，這也是secondary ESD protection。（請大家注意，這個fig.1是io的一部分，那個大的nmos並不是內部電路。我在說的是內部電路可以使用io的內部節點進行控制）

我們簡單分析一下：如果VDD上面有高壓pulse的時候，因為電容的電壓滯後作用，電容上面的電壓並沒有跟著VDD迅速提高。因此此時Mp的gate電壓值比source小了不少，導致Mp導通，A點也被連到了VDD上面，巨大size的Mclamp被打開，VDD和VSS通過Mclamp連在了一起。這樣一來，VDD上面的pulse就這樣被巨大的Mclamp給導走了，因此，我們脆弱的內部電路也就被保護了起來。

再回到作者君被要求加switch的地方。那個nmos的switch其實類似於一個power down的功能，只是被圖中的A點控制著。當出現很嚴峻的ESD event的時候，內部電路能關斷的趕緊關斷，千萬不能給ESD的大電流有可乘之機。

最後推薦大家一篇博士論文：

這篇論文裡面還很詳細的講了隨著工藝的縮小，所謂的ESD Design Window是如何越來越小的。因為gate oxide的尺寸越來越小，gate的擊穿電壓也會變小，ESD protection的可以使用的範圍也越來越小。聽起來真是很可憐！

據作者君的比較，0.18um的IO和28nm的IO大小並無很大區別（甚至28nm的似乎看起來更大一些）。花了那麼多力氣減小工藝尺寸，即使內部電路變小，卻被IO的面積給瓶頸了。這真是個悲傷的故事啊！

PS：一些可供參考的Reference：

• Understanding ESD And EOS Failures In Semiconductor Devices
• CDM和HBM.
  （http://www.electronicdesign.com/power/what-s-difference-between-hbm-cdm-and-mm-test）

——————————————————————————————————————

原創聲明：本文為原創，未經許可，嚴禁轉載。如需轉載，請聯繫作者。

微信公眾號：analogIC_gossip