『講電路』傳輸線和駐波在時鐘分布網路中的應用

時鐘分布網路設計系列：

1、傳輸線和駐波在時鐘網路中的應用

2、反相器型和CML型時鐘網路的優缺點比較 （預告）

3、時鐘網路中如何使用電感做Peaking（預告）

4、如何模擬時鐘網路的Power Noise Induced Jitter（預告）

5、如何優化反相器鏈的尺寸和位置分布（預告）

6、……

最近在思考時鐘分布網路的設計，在這裡跟大家分享。打算分幾個主題來寫，每個主題一篇文章（業餘時間、無報酬、全憑興趣，不保證寫完，隨時可能會爛尾……）。

今天這篇討論的主題是：傳輸線和駐波在時鐘分布網路中的應用。

隨著晶元規模越來越大、集成度越來越高，時鐘分布網路的設計也變得越來越關鍵。時鐘往往分布在整個晶元之上，需要消耗大量的走線資源。而走線越長，寄生電容越大，時鐘翻轉時不停的對寄生電容充放電，消耗的功率也越大。在2000年的IBM POWER4這顆1.3GHz主頻的處理器中，時鐘分布網路要消耗70%的功耗【1】。

在高速串口設計中，通常一塊晶元上會包含多個發射和接收通道。為了節省功耗和保證頻率一致，這些通道會共用一個片上PLL產生的時鐘。高速串口中的情況比處理器稍好，每個通道會有自己的CDR控制時鐘相位，因此通道與通道之間不在乎時鐘延時失配（Clock Skew）的問題，無需採用H-Tree等布局方案。但另一方面，高速串口中的時鐘頻率比處理器中高很多，對時鐘抖動的要求也更加嚴格。由於PLL輸出的時鐘要打穿所有的通道，走線長度在毫米量級，設計起來並非那麼容易。

Broadcom在2015年A-SSCC上發表了一篇論文【2】，講的就是這種情況。論文作者是Broadcom的高速串口組，這個組基本可以代表目前CMOS做高速串口的最高水平。他們不僅牛，還喜歡發論文，這幾年ISSCC都能看到他們的高速串口晶元文章。發論文這一點對Broadcom這樣的大公司來說真的難能可貴。學校和其他小公司可以參考他們的結構，避免走彎路。有時候我們不需要從論文中獲取太多信息，當我們選准一個方向，簡單一句「這個方向是可行的」就能帶來極大的信心提升。

現在我們來看看這篇論文中的時鐘分布網路。該時鐘工作在5.5GHz，提供給10個收發通路，收發通路排成一排，時鐘擺在左側。從左到右，時鐘一共需要傳輸2.8mm的距離，根據論文中的計算，等效為約0.22個波長。這麼長的距離，顯然已經不能當成R-C連線來處理了，必須採用分散式參數的傳輸線來處理。一般集總參數和分布參數的區分點在0.1個波長——如果連線的長度超過0.1個波長，採用集總參數處理會造成較大的誤差。

那麼如何用傳輸線來傳時鐘呢？最簡單最容易想到的有三種方式：

1）在傳輸線另一端接匹配負載，如下圖圖（a）

如果我們忽略傳輸線的損耗，此時傳輸線中為行波，各處幅度相等，不同位置信號存在相移。前面已經提到，在高速串口應用中，不同通道時鐘相移並不成為問題。這裡問題在於，傳輸線前的驅動級看到的阻抗為傳輸線的內阻，一般是幾十歐的低阻，需要消耗較大的功耗才能得到所需的電壓擺幅。

2）在傳輸線另一端短接到交流地，如下圖圖（b）

此時傳輸線中形成駐波。在短接點，反射係數為-1，入射波與反射波恰好抵消，為駐波的波節。駐波的波腹與波節之間的間距為1/4個波長。如果時鐘需要傳播多個波長，那我們可以安排把每個支路放在波腹位置，這樣可以看到最大的輸入幅度。但是，這種方案不適用於這篇論文中的場景。整個傳播距離約為0.22個波長，無法把十個收發之路都安排在駐波波腹。

3）在傳輸線另一端開路，如下圖圖（c）

與方案（2）類似，此時傳輸線中形成駐波。區別在於，開路點反射係數為1，入射波與反射波相互增強，為駐波的波腹。同樣的道理，這種方案也不適用於我們的場景。

進一步，我們可以在傳輸線的某一端加入一個電感進行調諧。根據電感的位置，可以分為遠端調諧和近端調諧。

我們知道電感可以等效為一端短路的傳輸線，因此這兩種方案相當於把傳輸線的長度補到1/4個波長，等效出1/4個波長的駐波。如果在遠端使用電感調諧，那麼在近端可以獲得最大擺幅；如果在近端使用電感調諧，那麼在遠端可以獲得最大擺幅。但我們的收發通路分布於整個傳輸線，由於駐波的特性，每個通路看到的幅度會有很大的變化，因此這兩種方案也不適用。

在排除了這幾種方案之後，我想引入一個直觀且有用的概念——人工傳輸線。

我們回頭想一想，這個時鐘分布網路的主要難點在哪？傳輸距離太長，一共2.8毫米，等效為0.22個波長，因此分布特性很明顯。工作頻率和網路的物理長度都已經定了，我們沒法改變。那我們是否可以改變傳輸線的等效波長呢？如果傳輸線的波長變得非常長，那2.8毫米的物理距離相對於波長就變短了。

非常幸運，答案是可以！

我們在分析傳輸線時，可以把傳輸線劃分成很多個小段，每一段用L和C來等效（假設傳輸線無損），如下圖所示。雖然傳輸線的整體長度長於1/10個波長，但每一小段的長度都遠小於1/10波長，這樣的近似在一定的頻率範圍內是成立的。這樣近似之後，傳輸線的波長可以下圖中的公式表示——波長與頻率成反比，與sqrt（LC）成反比。

從這個公式出發，我們的目的是增大等效波長，那隻需要減小L或C即可。如何減小C？有一個傳統的減小C的手段是：拿電感把C諧振掉！

現在我們已經非常接近最終答案了。

為了大家理解方便，我特意畫了一個漂亮的電路圖。圖中的傳輸線周期性的插入了一端接地的電感。每段傳輸線可以拿C-L-C的pi型網路等效。如果我們選擇合適的電感值，使得工作頻率時電感L1恰好和電容C諧振，那在此工作頻率，相當於把C變為0，因此波長變為無窮長！因此整個傳輸線的電壓幅度幾乎完全相等！

Broadcom這篇論文就是這麼做的。他們比較了在不同點插入電感調諧的模擬結果，如下圖所示。相比於其他調諧方式，在兩端和傳輸線中間同時插入電感可以取得最大的時鐘幅度，且有最小的幅度波動。一般來說，插入的電感數目越多，等效的效果越好。在這種應用中，插入三個電感就已經足夠了。

「人工傳輸線」並不是一個嚴謹的概念。如果要嚴謹，還是得好好列方程做計算。但「人工傳輸線」是個非常簡潔和直觀的分析工具，對我們理解電路和設計電路大有益處。

下面再舉一個例子。

剛才我們周期性的插入電感到一個傳輸線中，可以在某個頻率增大傳輸線的等效波長。那反過來，如果我們周期性的插入電容呢？下圖中美美的畫出了電容負載傳輸線和等效電路。最終，每個節點的電容增大到了C+C1，相當於減小了傳輸線的波長。這在什麼時候是有用的呢？比如說我們想用傳輸線實現一定的相移，又不想佔用太多晶元面積，那採用電容負載的傳輸線即可起到節省面積的作用。

本文的最後留一個小思考。根據傳輸線等效波長的公式，減小電感L和減小電容C均能夠增大等效波長。剛才我們採用了減少電容的方案。那麼請問，是否可以採用減小電感的方案呢？在電感邊上插入一個串聯電容即可減小等效電感，而且電容的面積比電感小多了，版圖也更規整。那這種方案可行嗎？如果不可行又是為什麼呢？

參考文獻：

[1]Anderson, C. J., et al. Physical design of a fourth-generation POWER GHz microprocessor. Digest of Technical Papers, IEEE International Solid-State Circuits Conference, pages 232-233, 2001.

[2] Li G, Lee W, Cui D, Zhang B, Momtaz A, Cao J. Standing wave based clock distribution technique withapplication to a 10× 11 Gbps transceiver in 28 nm CMOS. InSolid-State Circuits Conference (A-SSCC), 2015 IEEE Asian 2015 Nov 9 (pp. 1-4). IEEE.

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