來源：芯苑網 小桂
講起FinFET當然是很advanced的東西，尤其大陸現在還停留在28nm的時候，自然對這玩意還很陌生，不過究其源頭還是要從傳統的平面MOS講起。
傳統的MOS我們已經非常爛熟於胸了，靠柵極控制Gate的「開」和「關」，所以很多國內的做MOS的人都說是「門電路」，或者說「開關管」。也有很多教材直接比喻成水龍頭，這些都是很不錯也很形象的比喻。當然要求就是開的時候就要溝道電流要大，關的時候漏電流要儘可能小。
要滿足上面提到的「High Ion」以及「Low Ioff」，那我們就來探討一下傳統MOS在這兩塊是如何突破的？首先講"High Ion"，它取決於Gate對溝道的控制能力，也就是書上講的跨導(Gamma)，而這個東西主要取決於Cox，所以我們一直在減小GOX的厚度，並且一路發展到Advance的HKMG，當然Isat還有一個決定因素就是載流子的遷移率(Carrier Mobility, μ)，它取決於晶格以及應力，所以到了High-K時代的時候需要引入Strain Silicon或SiGe來提升遷移率。接下來到「Low Ioff」，它主要來自Short-Channel-Effect (SCE)，也就是DIBL效應，或者叫做「溝道長度調製效應」 (我覺得他們都是一樣的原理只是命名不一樣而已)。所以要降低Ioff就必須要降低DIBL效應，所以傳統的做法是LDD+Spacer+ Pockage + AntiPunchThrough等等。(這些理論如果不懂，可以查閱前面關於MOSFET的文章)
到了HKMG時代，我們的Cox足夠大的時候，溝道表面的Subthreshold漏電以及DIBL漏電都應該沒有問題了，主要的漏電來自於遠離溝道表面的PN junction到Well里了，所以到了28nm再往下就衍生出FD-SOI製程，做一個BOX (Buried OXide)使得PN junction停留在BOX上，這樣就解決了Body漏電的問題。(詳細參閱我之前的文章<絕緣體上硅(SOI)>)
從FD-SOI繼續往下shrink的時候，PN junction也再shrink(UTB: Ultra-Thin-Body MOSFET)，Metal-Gate的line也在shrink，又遇到新的挑戰。第一個挑戰是隨著Gate長度減小，Gate Line的random roughness已經足以導致Line寬度的Uniformity變得不可控了(就類似GOX厚度薄到一定程度已經薄到比原子直徑還小就沒法再薄了)，第二個挑戰是Thin-Body帶來的摻雜原子隨機跳躍(RDF: Random Dopant Fluctuation)，因為溝道長度太小了，源漏極的電子隨機就可能進入溝道裡面，導致溝道濃度發生變化，Vt不可控。
雖然遇到了上面的兩個挑戰，人類不會就此罷休，所以發明了Double-Gate MOSFET，因為我們上面講了，主要的漏電來自於溝道下面的Body，可是我又不能降低Body厚度，所以發明了不降低Body厚度，我在body兩邊各加一個Gate夾擊Body區總可以了吧，類似JFET的原理。
但是這種Double-Gate沒法生產，總不能把Wafer減薄然後在背面再做一個Planar-Gate吧？所以就想辦法把Source/Drain立起來，兩邊各加一個Gate形成一個十字架夾擊溝道，而這兩個Gate類似魚的鰭(Fin)，所以叫做鰭型場效應晶體管(FinFET)。從此佔領半導體界超過40年的平面MOSFET被3D的FinFET取代。
接下來講一下FinFET的結構及原理，我們還是把它儘可能翻譯成傳統的平面MOSFET，結構上講，它的Source/Drain都被立起來了，而Gate是在中間的兩邊夾起來的，所以溝道長度「L」就是中間夾起來的Gate的長度，而垂直方向自然就是溝道寬度「W」也就是Fin Height (Hfin)，而Source/Drain的寬度也就是Fin的寬度(Wfin)，每兩個Fin之間的距離就是Fin的pitch(Pfin)，這些只能看圖理解了。
有個有趣的現象是，Lg與Wfin的比值直接影響了DIBL，UC-Berkeley在2001年在IEEE上發表的研究表明Lg/Wfin必須>1.5才能有效抑制DIBL (原理我還沒想通)。而Lg必須越小越好，因為它直接決定了Idsat，所以Wfin必須是Lg的2/3。重點來了，在FinFET裡面，最小尺寸已經不是傳統MOSFET的溝道長度Lg了，而是Fin Width (Wfin)，所以所謂的16nm或14nm都是指Wfin，千萬不要搞錯了！所以Wfin才是黃光製程的挑戰。而且Fin越小對Hot-Carrier越好。
那麼這Wfin怎麼做呢？比較經典的是用「Spacer」技術實現，這樣就不依賴黃光製程了。而且U%也能得到保障，而Fin-pitch就取決於形成spacer的那條line的寬度，當然這個pitch也不是越小越好，要根據fin的高度來balance，因為要考慮等下Source/Drain離子植入的Shielding Effect。
另外在FinFET的結構上，還有Double-FinFET (DG-FinFET)和Tri-FinFET之分，主要差別在於那個Fin被Gate包圍的部分有三個面，兩側肯定是Gate區域了，一個叫Front Gate(1st Gate)，一個叫Back Gate (2nd Gate)，那麼頂部呢？如果頂部是厚Oxide則它不屬於Channel則稱之為Double Gate，如果頂部和側邊一樣是薄GOX，則稱之為Tri-Gate。前者(DG-FinFET)的好處是厚的GOX充當了Gate蝕刻的阻擋層(Hardmask)，所以不需要特別高的Gate蝕刻選擇比。但是Tri-Gate的驅動電流比較大因為溝道寬度增加了(W=Wfin+2*Hfin)。當然還有Quard-Gate就是包一圈的，那種process太複雜了，我就不介紹了。
另外再介紹什麼叫SOI-FinFET？什麼叫Bulk-FinFET？上面介紹的FinFET結構，我們可以看出源漏都是立起來的結構，所以幾乎不需要襯底了，所以在FinFET結構裡面Substrate幾乎是用來支撐的，然後在上面長一層厚厚的Field OX隔離開，然後在上面做源漏Si或者SiGe的沉積和蝕刻即可，所以我們稱之為SOI-FinFET結構，但是這種結構就是有SOI技術天生的缺點，無法導熱(參閱《絕緣體上硅(SOI)》)。所以逐漸Bulk-FinFET成為主流並且製程更加簡單。
最後介紹一下FinFET的Layout，其實在layout上應該還是和傳統的CMOS一樣，只是Source/Drain變成了條狀，這個比較容易理解。
還有一個跟Layout相關的因素就是晶向，我們都知道在不同晶向上載流子遷移率是不同的，<111>比<100>大，所以BJT用<111>而MOSFET用<100>，因為<100>的界面特性比較好。但是到了3D時代，你的Layout角度發生變化的時候你的電流走向就會朝著不同晶向在走，所以很容易有的朝著<110>，有的朝著<100>在走，這樣的結果就是各個晶體管之間的Idsat不同了。如果我們繼續選用<110>晶向平邊的襯底，則垂直襯底表面為<100>晶向，則Fin的垂直於平邊時，它的鰭(Fin)為(110)晶面，此時電子遷移率下降，空穴遷移率上升。如果Fin與平邊成45度夾角，則Fin的晶面為(100)，遷移率變化則相反。(我也不懂書上看來的)
講完了Normal的FinFET結構，我們繼續來講FinFET如何做HV器件，因為我們的CPU的供電一定都是外圍電路(18BCD)，所以輸入給處理器的電壓一定是>=1.8V的，所以FinFET一定要有1.8V或者3.3V的HV器件來處理電壓給Core FinFET，那如何做HV-FinFET？其實也很簡單就是在Drain端加一個漂移區(Drift)的Fin-Extention即可。
製程難點以及Inline量測的challenge我就直接引用AMAT的material了，我也不懂期待有人來補充吧。
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