新工藝帶來晶體管性能提升都用在了哪些方面?

01-22

從45納米到現在的14納米，晶體管截止頻率應該至少提升了3倍吧。但處理器的時鐘頻率卻基本沒有大提高。這些新工藝帶來晶體管的性能提升都用在了哪些方面呢?

@he te 謝邀！

我了解的很少，都是一些膚淺的東西。45nm和32nm（包括28nm）這兩代技術，，英特爾在65nm技術的基礎上，主要是把Silicon oxide改成了high-k材料作為柵極的氧化層。

按照CMOS的constant-field scaling理論，當MOSFET微縮的時候，其垂直方向的氧化層厚度也要等比例微縮，微縮k倍其示意圖大略如下所示：

但是這樣的等比例微縮會帶來一系列的問題，尤其是現在先進工藝的柵極氧化層厚度都是1nm多的年代，問題尤為嚴重。其中很重要的一點就是從channel產生穿過柵極氧化層到達柵極的漏電流會加劇。這股漏電流是我們要堅決避免的。探究其成因，就是由於柵極氧化層太薄，而電子是具有波粒二象性，所以在尺度極小的情況下該處發生了量子力學效應——隧穿現象。其示意圖如下所示：

上圖左側為柵極的一側，右側為溝道，中間是柵極氧化層。其隧穿電流的大小是隨著氧化層厚度的降低而指數上升的。注意這裡的厚度指的是氧化層的物理厚度。

可是為了保證保證溝道中有足夠的反轉型電荷，按照如下公式：

$Qn=Cox(Vgs-Vth)$ ，這樣就要保證Cox足夠大，才能在溝道中有足夠的反轉電荷。而其電容大小又為： $Cox=k/d$ ，其中k為介電常數，d為氧化層厚度。使用了high-k材料，就可以使得整個柵極氧化層在保證足夠大的Cox的情況下而提升了氧化層的物理厚度d。d提升之後，整個柵極的漏電流就被抑制了。但是由於更換了high-k為柵極氧化層，這樣造成的問題就是使得interface state加劇，大約比二氧化硅多了1個數量級。因此也將gate的材料從之前的重摻雜多晶硅改為了金屬柵，也就是所謂的high-k metal gate（HKMG）技術。

我對於頻率了解的不多，如果說是性能的提升，我想一個是其操作電壓可以被壓低，這樣對於減小功耗有一定的幫助，另一個就是集成度增大了許多，這樣在一個chip上就可以有更多的晶體管存在，整個CPU的功能也更加強大。插圖來自於《Fundamentals of Modern VLSI Devices》，作者是YUAN TAUR。

目前，晶體管的本身延時已經讓位於互聯線延時了

樓上說的都很好，但是看題主的描述，我覺得答案應該是。。

都給核心顯卡這坑比了