硅半導體工藝已經快到它的極限，但能耗還有蘭道爾極限的幾億倍。有沒有什麼辦法能夠進一步降低計算機的能耗？

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長答案預警，本文適用於電子類專業大二、大三學生對應知識水平。

在依舊使用現有的MOSFET的前提下，降低功耗主要還是沿著四條路走（第四條實際上還是依託於前三條）：

1。工藝上的按比例縮小和封裝技術

2。電路上的優化和平衡性設計

3。邏輯門的低功耗設計

4。動態電壓調整技術

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題主講的「硅半導體工藝已經快到它的極限」，更多還是從納米製程工藝的難以進步的角度來看的，但實際應用中最先進的10nm製程一直有良品率不佳的問題，我們現在的6代7代cpu依舊在使用14nm，而日常應用中，180nm、65nm、28nm的產品也依舊佔有一定的比例。（我在學校的這台電腦就是使用著28nm製程的7770，還不是開著天刀的高畫質）

上圖中的W就是14nm的尺寸，以IC中能做到的最小的尺寸，來定義納米製程工藝的代際。

接下來我們簡要介紹一下降低功耗的這四條路上，已有的成果和可能要前進的方向。

1。工藝上的按比例縮小和封裝技術

按比例縮小分為兩方面。

IC中的電阻是以方塊電阻來表示的，由上圖，根據初中關於電阻串並聯的知識，我們可以得知，在材料和厚度等工藝不變的前提下，不同大小的方塊電阻（正方形）的電阻大小是相等的，這就為按比例縮小技術提供了理論支持。

提高了集成度，那麼一部分電源電壓就可以更低，從而降低功耗。

如圖，電路中的導線是分層的（藍斜線部分），集成度越高，我們可以做出的導線金屬層數就越多，互聯性越好，那麼傳輸延遲和功耗就越低。

封裝技術對功耗的主要影響在於輸入輸出的晶元通訊功耗上，採用更先進的封裝可以降低通訊功耗，所以我們棄用了PCB，使用MCM

2。電路上的優化和平衡性設計

主要是動態邏輯的使用和非同步電路

①為了使電路穩定，我們採用了靜態邏輯門的思想，有PMOS組成的上拉電路和NMOS的下拉電路，可以使輸出在任意時刻都能被拉到VDD(邏輯中的「1」)或者VSS(0)的固定值，而不會變成一個無法判斷的其他值。

最常見的靜態邏輯門當然是反相器，一個PMOS和一個NMOS構成

更複雜的靜態邏輯門可以看到上下部分在邏輯的與或關係上是對應互補的，稱為靜態互補門

但是可以看出，為了穩定，我們把同一套電路做了兩遍（PMOS和NMOS各自一套），這樣就拖了功耗的後腿，也導致了電路的複雜化。

我們有幾種可選的門，在特定情況下可以替代靜態互補門，來滿足速度、面積和功耗的要求。一個保守的方案是盡量使用最可靠的靜態互補門，然後應用這些可選的門進行優化。

可以用一個PMOS做上拉電路，稱為偽NMOS門，它的面積更小，結構簡單，但是速度慢

DCVS邏輯門使用了下拉電路對偶的方式，在上拉電路則使用了鎖存器結構，除漏電流外不消耗直流功率

多米諾邏輯門引入了時鐘信號f，也可以降低功耗。但是預充電管需要時鐘信號f，增加了無用的開關活動，實際使用中要注意平衡時鐘信號功率和採用多米諾節省的功率，從而進行取捨。

②非同步電路使用了握手信號，從而減少了偽跳變和浪費，不同步的工作相當於進行了模塊之間的調度協調，也相當於減少了功耗。

但是非同步電路需要時序控制電路，電路結構也更加複雜，在實際設計中也需要進行取捨和平衡

3。邏輯門的低功耗設計

具體有單元映射、路徑平衡、時序調整和門尺寸優化等手段。

單元映射：採用特定低功耗單元庫中的設計

路徑平衡：計算傳輸延時，保證輸入端的多輸入信號延遲相等，避免翻轉等待導致的功耗

時序調整：在電路中添加寄存器來調整延時

門尺寸優化：顧名思義

4。動態電壓調整技術

電壓的立方和系統的動態消耗成反比關係，降低系統動態功耗的方法主要是降低運行頻率和供應電壓，處理能力可根據運行 程序的不同進行調節，依據動態調節電壓可使用動態電壓調節技術，電路中的能量消耗以最低狀態運行。

在不同層次的離散頻率 上可運行在動態電壓調節能力的系統，程序可根據負載需求在幾個電壓值之間進行調節，能量和時間消耗影響著電壓層次切換，所以，只有降低處理器的運行頻率還需在降低電壓，方可保證系統正確工作。

浙江大學超大規模集成電路設計

渡辺曜

2017年3月21日10:05

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把傳統的mosfet換成sharp switching devices,利用隧穿或負微分電容的機制工作。

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降低功耗可以考慮三代半導體。

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