處理器為什麼只能有一層器件，NAND卻可以多層堆疊？

01-20

處理器的器件層是不是只有最下面一層，不能多層的原因是導線連接問題複雜還是最下面一層硅（單晶硅）來製作器件性能最高？SOI的絕緣體上硅是單晶的嗎，不影響性能嗎？SOI硅都可以做器件，處理器不能繼續往上堆疊是不是因為熱功耗限制了？為什麼NAND可以堆疊多層，是因為每一層都一樣，導線連接一樣嗎？

NAND多層堆疊是有多個die，常見的NAND封裝比如一個L85，一個memory可以有8個die進行堆疊封裝。但是8個die只有32Bit的data BUS，這是一個封裝圖：每個LUN是一個die，每個LUN只有8bit的BUS，兩個並列的LUN（圖中的一個Target）只能共用一個8bit BUS，也就是說整個memory的並行度是4，同一時刻只能有4個LNU連在BUS上。而且，NAND的工作比較簡單，一次只能進行page寫入或者讀出，或者block擦除。比如寫入操作，只寫一個page（16KB），但是整個chip可以有512G，所以絕大部分晶元邏輯（99.99%以上）根本不需要工作。

die之間根本沒有邏輯關聯，每個die獨立工作，還99%處於idle，工作頻率400M，每個die只連不到20根pin，這種東西當然可以堆疊了。

處理器也可以堆疊，TSMC CoWoS (Chip-on-Wafer-on-Substrate).

謝邀。

話說如果沒記錯的多層堆疊也是用做出不同的die弄完了再堆吧，跟本身wafer的厚度啥的沒什麼關係。。。。

至於CPU本身不做多層結構的原因。。。。

我不太清楚多核CPU是一個什麼樣子的封裝，是做在同一個die上？還是平行封裝互聯？還是堆疊互聯？請相關了解的人士解惑。

對於單核CPU，我覺得可以從複雜度，面積和功耗上面綜合考慮，CPU結構相對複雜，不像存儲器單元結構重複極高，同時層間交互較少，CPU做成多層的話各個模塊之間的導聯確實是一個很大的問題。二是本身採用平鋪結構應該也滿足目前CPU的體積需求，沒必要弄更為複雜的多層結構。另外CPU散熱本身就是問題，如果多層堆疊是不是中間夾層電路無法正常工作。所以綜合考慮可能是第一做成多層會影響性能，第二也沒必要做多層的結構。

存儲類晶元是陣列形式的，布線重複性高，舉個例子就像樓房，一層一層的，樓梯都在同一個位置。而處理器和其他ASIC類的晶元，每個部分是實現不同功能的，布線複雜度高，就像一個體育場的樓梯要跟住宅要連到一起，要怎麼做連呢？當然，要實現也並非不可能，兩塊晶元面對面通過金屬pad一一對應焊接在一起也是可以的，但是設計難度高，得不償失罷了

SOI的硅是單晶的而且對性能沒太大影響 UTB的MOSFET貌似性能也很好呢

如果你了解SOI的製備過程的話其實就能明白CPU等晶元是可以做成多層的只是成本會很高

我的初步想法，處理器需要進行大量運算，頻率高速度快，對散熱要求很高，NAND主要是存儲，限制沒那麼大

因為NAND結構簡單

嚴格來說處理器也不是單層的。CPU不知道，GPU，例如GT200晶元，拿在顯微鏡下看就有幾層。

處理器也有堆疊的MCP封裝。比如BCM和蘋果的處理器。