一個晶元產品從構想到完成電路設計是怎樣的過程？

01-16

本人是晶元製造業人員，想要略微詳細的了解晶元業上下游的入門知識（設計，製造，封測等），能夠對整個產業鏈有所了解，特別是design flow。請教各位推薦的書籍，文章或網站等，最好是面對非專業人士的入門書籍，著重於過程介紹，再加上少數必要專業知識做補充。謝謝。

啊, 謝謝邀請. 來回答的比較晚了, 樓上的匿名人士已經把大體框架說的很好啦~ 我覺得我也沒有什麼可以科普的了. 剩下的都是實際案例分析了.

P.S. 如果只是科普/大流程的話, 從199X年矽片的製作流程就沒怎麼變過, 唯一對晶元設計造成比較大的影響的是隨著MOS管變小增加的Design Rule

圖來自網路，侵權請告訴。馬上刪。

(嗚嗚嗚WZ師兄我對不起你... 我告訴你錯的Design Rule把你坑了... 我在這給你道個歉了...)

我來簡單的說一下模擬電路和數字電路設計/製作方面的差別吧:

首先明確一點: 所有的ASIC(Application-Specific Integrated Circuit), 也即應用晶元, 都是有一個Design的目的, 如果是在工廠里就是乙方提的要求; 在PhD生涯里就是老闆布置的活...

要成功通關, 待我細細道來:

小怪. 數字電路電路圖

推薦武器: Verilog

數字電路一般用Verilog寫, 主要是因為方便(我才不告訴你我手動壘Standard Cell呢) . 比如說CPU級別的晶元, 動輒上億的MOS管, 就算一秒畫一個, 不計連線時間, 你得畫38個月.

小怪: 數字電路模擬

推薦武器:VCS, MMSIM

寫完了Verilog, 就要跑數字模擬了. 一般會用到Synopsys 的VCS或者Mentor Graphics的MMSIM之類的.

這個模擬非常快, 因為每一個MOS管都被看成是開關, 然後加上一些非常粗糙的模擬出來的延遲時間. 目的是看你寫出來的玩意能不能正常工作.

小怪. 模擬電路電路圖

推薦武器: Cadence (允許準確擊打), SPICE(自由度高, 可長可短)等

這個就比較複雜了. 因為模擬電路的自由度非常高! 比方說, 一個MOS管在數字電路條件下就是一個開關, 但是在模擬電路裡面, 根據柵極電壓和電路結構不一樣, 分分鐘完成開路-大電阻-放大器-電流源-導通各種功能.

所以呢, 模擬電路基本就得手畫了.

小怪.模擬電路模擬

推薦武器: Spectre(精度最高), HSPICE, PSpice, HFSS等

最好跟打小怪.模擬電路電路圖小怪用一樣的武器.

模擬電路的模擬包括但不限於: 調節分壓, 模擬, 模擬工作點等... 而且千萬記住! 設計過程中, 精細(Swing &<= 100 mV)的模擬電路要做雜訊分析! 不然各種地方的噪音分分鐘教你做人...

好, 現在假設我們有電路圖啦~

數字電路的電路圖長這樣:

圖來自網路，侵權請告訴。馬上刪。

模擬電路的電路圖長這樣:

圖來自網路，侵權請告訴。馬上刪。

下一步, 就是要把這些東西變成實實在在的電路:

小Boss.綜合電路:

推薦武器: Design Compiler (DC)

數字電路需要用到Design Compiler, Synopsys公司出的大殺器, 一招把Verilog轉成Verilog !

這一步叫做Synthesis (綜合).

綜合出來的電路也是Verilog格式, 但是長這樣:

圖來自網路，侵權請告訴。馬上刪。

把一堆描述性質的語言轉換成真正的Standard Cell (標準門電路)

Standard Cell長這樣:

小Boss.模擬電路Layout

必殺: 無. 但是血厚.

推薦武器: Cadence Layout Editor等.

模擬電路就比較煩了，一般會手畫，大概長這樣：

圖來自網路，侵權請告訴。馬上刪。

。。這一個是比較規整的Design, 來個不規整的:

來自wiki..

師兄有雲: 畫模擬電路的Layout是體力活.

我表示師兄說的太對了!

小Boss.數字電路Layout

必殺: 向門神告狀(DRC/LVS Fail).

推薦武器: IC-compiler, Encounter

數字電路接下來就需要Place and Route (布線)了. 一般這個步驟由IC-Compiler / Encounter 等工具來完成. 具體就是, 把綜合過的Verilog 中的每個Standard Cell找到對應的Standard Cell Layout, 布置在用戶指定的範圍內, 然後自動連線.

這個自動連線就很講究:

自動布線要先連時鐘信號, 然後連電源網路, 最後連其他的數字信號等.

時鐘信號默認會使用雙倍線寬, 如有分支, 盡量使用對稱的結構;

然後使用用戶的方式架設電源網路. 為什麼叫電源網路呢? 因為一般片上的電源長這樣：

圖來自網路，侵權請告訴。馬上刪。

power net 這名字不是白起的...

自動布線就不展開講了... 學問太多了(主要是製作工藝...)

之後, 還有一個很重要的步驟：Filler Cell

什麼意思呢?

數字電路的Standard Cell放完了, 連好線了, 大致長這樣:

圖來自網路，侵權請告訴。馬上刪。

圖中的那幾個淡藍色的Cell就是Standard Cell, 連線未顯示.

你要敢把這個Design交到Fab去做, 人家分分鐘咒你死全家.

為什麼呢? 打個比方: 我想讓你幫我剪一個窗花, 給你一張A4紙(大概58800mm2), 然後說, 我想要剪個窗花, 但是窗花的總面積不要超過1mm2, 最好還要有鏤空, 有個人.. blah blah blah...

恩. 差不多一個意思..

所以為了讓廠家和你不要那麼難過, 需要在片上沒東西的地方加上Filler, 也就是長得像Standard Cell但是裡面就是一坨沒有連線的金屬和輕摻雜層的東西.

之後, 兩大門神決定了你能不能提交:

門神1: Design Rule Check (DRC)

必殺1: Area XX too small

必殺2: XX to XX must be greater than or equal to 0.038

必殺3: ...

推薦武器: Calibre RVE, ASSURA, 仔細檢查+喊師兄幫忙

每一招都對應的是(由於技術原因或者安全原因)無法被製作出來的部分.

反正招招必死. 想擊敗他必須一招都不能中(No Design Rule Violation).

門神2: Layout Versus Schematic check (LVS)

必殺: Layout does not match Schematic.

推薦武器: Calibre RVE, ASSURE, 喊老闆幫忙

恩. 就是確定你畫的這個奇形怪狀的Layout跟一開始的電路圖是對的上號的.

雖然此門神僅有一招, 但是這招千變萬化, 難以招架.

兩大門神都開心了之後, 你就可以把你做出來的這個Graphic Database System II (GDSII) 文件交到廠商的手裡了.

附: Synopsys 武器一覽:

Cadence武器一覽:

從Fab回來以後, 戰鬥還沒結束..

Boss.Bonding Packaging(封裝)

必殺: 兩個pad黏一塊兒了!!!, pad金屬掉了!!!, 金屬絲斷了!!!.

基礎武器: Bonding Machine

凡人即使有武器, 挑戰這個Boss也屬不易. 需要花重金升級武器才行, 比如說:

實在不行, 亦可祭出大殺器: 讓廠商Bond!

這一步, 將晶元變成我們認識的模樣:

從:

變成:

Boss.PCB Design

必殺: 信號太多, 面積太小; 驅動太弱, 電容太大; 燒Chip.

推薦武器:Altium Design, Eagle等.

做出了Chip之後, 就需要畫一個配套的PCB, 將外圍電路在板上搭建好, 或者引至其他外設等.

最終Boss.System Design

必殺: 此Boss神通廣大, 一切外部設備都可以喚來作為必殺.

推薦武器: The best weapon is the one between your ears. USE IT.

最終, 我們需要這個晶元在應用中展現它的實力, 所以一個不滿足需求的晶元就是渣渣.

完.

學生黨+Ctrl V來了，謝 @龔黎明邀。資歷尚淺，僅供知乎科普。

看你的描述，只是對產業鏈做個認識的話，平常關注一些公眾號就夠了，

傳送門------→IC相關從業者需要常關注哪些網站、微博、公眾號？ - 微信公眾帳號

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Design Flow

IC設計流程以及各個階段使用的工具（此處感謝 @Z-Dixon 贊助）
前端設計（也稱邏輯設計）和後端設計（也稱物理設計）並沒有統一嚴格的界限，涉及到與工藝有關的設計就是後端設計。
1. 規格制定
晶元規格，也就像功能列表一樣，是客戶向晶元設計公司（稱為Fabless，無晶圓設計公司）提出的設計要求，包括晶元需要達到的具體功能和性能方面的要求。
2. 詳細設計
Fabless根據客戶提出的規格要求，拿出設計解決方案和具體實現架構，劃分模塊功能。
3. HDL編碼
使用硬體描述語言（VHDL，Verilog HDL，業界公司一般都是使用後者）將模塊功能以代碼來描述實現，也就是將實際的硬體電路功能通過HDL語言描述出來，形成RTL（寄存器傳輸級）代碼。
4. 模擬驗證
模擬驗證就是檢驗編碼設計的正確性，檢驗的標準就是第一步制定的規格。看設計是否精確地滿足了規格中的所有要求。規格是設計正確與否的黃金標準，一切違反，不符合規格要求的，就需要重新修改設計和編碼。設計和模擬驗證是反覆迭代的過程，直到驗證結果顯示完全符合規格標準。
模擬驗證工具Synopsys的VCS，還有Cadence的NC-Verilog。
5. 邏輯綜合――Design Compiler
模擬驗證通過，進行邏輯綜合。邏輯綜合的結果就是把設計實現的HDL代碼翻譯成門級網表netlist。綜合需要設定約束條件，就是你希望綜合出來的電路在面積，時序等目標參數上達到的標準。邏輯綜合需要基於特定的綜合庫，不同的庫中，門電路基本標準單元（standard
cell）的面積，時序參數是不一樣的。所以，選用的綜合庫不一樣，綜合出來的電路在時序，面積上是有差異的。一般來說，綜合完成後需要再次做模擬驗證（這個也稱為後模擬，之前的稱為前模擬）。
邏輯綜合工具Synopsys的Design Compiler。
6. STA
Static Timing Analysis（STA），靜態時序分析，這也屬於驗證範疇，它主要是在時序上對電路進行驗證，檢查電路是否存在建立時間（setup time）和保持時間（hold time）的違例（violation）。這個是數字電路基礎知識，一個寄存器出現這兩個時序違例時，是沒有辦法正確採樣數據和輸出數據的，所以以寄存器為基礎的數字晶元功能肯定會出現問題。
STA工具有Synopsys的Prime Time。
7. 形式驗證
這也是驗證範疇，它是從功能上（STA是時序上）對綜合後的網表進行驗證。常用的就是等價性檢查方法，以功能驗證後的HDL設計為參考，對比綜合後的網表功能，他們是否在功能上存在等價性。這樣做是為了保證在邏輯綜合過程中沒有改變原先HDL描述的電路功能。
形式驗證工具有Synopsys的Formality。
前端設計的流程暫時寫到這裡。從設計程度上來講，前端設計的結果就是得到了晶元的門級網表電路。
Backend design flow ：
1. DFT
Design For Test，可測性設計。晶元內部往往都自帶測試電路，DFT的目的就是在設計的時候就考慮將來的測試。DFT的常見方法就是，在設計中插入掃描鏈，將非掃描單元（如寄存器）變為掃描單元。關於DFT，有些書上有詳細介紹，對照圖片就好理解一點。
DFT工具Synopsys的DFT Compiler
2. 布局規劃(FloorPlan)
布局規劃就是放置晶元的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP模塊，RAM，I/O引腳等等。布局規劃能直接影響晶元最終的面積。
工具為Synopsys的Astro
3. CTS
Clock Tree Synthesis，時鐘樹綜合，簡單點說就是時鐘的布線。由於時鐘信號在數字晶元的全局指揮作用，它的分布應該是對稱式的連到各個寄存器單元，從而使時鐘從同一個時鐘源到達各個寄存器時，時鐘延遲差異最小。這也是為什麼時鐘信號需要單獨布線的原因。
CTS工具，Synopsys的Physical Compiler
4. 布線(Place Route)
這裡的布線就是普通信號布線了，包括各種標準單元（基本邏輯門電路）之間的走線。比如我們平常聽到的0.13um工藝，或者說90nm工藝，實際上就是這裡金屬布線可以達到的最小寬度，從微觀上看就是MOS管的溝道長度。
工具Synopsys的Astro
5. 寄生參數提取
由於導線本身存在的電阻，相鄰導線之間的互感,耦合電容在晶元內部會產生信號雜訊，串擾和反射。這些效應會產生信號完整性問題，導致信號電壓波動和變化，如果嚴重就會導致信號失真錯誤。提取寄生參數進行再次的分析驗證，分析信號完整性問題是非常重要的。
工具Synopsys的Star-RCXT
6. 版圖物理驗證
對完成布線的物理版圖進行功能和時序上的驗證，驗證項目很多，如LVS（Layout Vs
Schematic）驗證，簡單說，就是版圖與邏輯綜合後的門級電路圖的對比驗證；DRC（Design Rule Checking）：設計規則檢查，檢查連線間距，連線寬度等是否滿足工藝要求， ERC（Electrical Rule Checking）：電氣規則檢查，檢查短路和開路等電氣規則違例；等等。
工具為Synopsys的Hercules
實際的後端流程還包括電路功耗分析，以及隨著製造工藝不斷進步產生的DFM（可製造性設計）問題，在此不說了。
物理版圖驗證完成也就是整個晶元設計階段完成，下面的就是晶元製造了。物理版圖以GDS II的文件格式交給晶元代工廠（稱為Foundry）在晶圓矽片上做出實際的電路，再進行封裝和測試，就得到了我們實際看見的晶元。

只能匿名回答以免泄密，第一步spec，時間大約2周，中間各種坑，討價還價。第二步，開始文檔和rtl編寫，其中rtl大約6周，分為0.1，0.5，0.9，freeze。四個階段，每一階段都有要驗證覆蓋的範圍。

然後與此（rtl）同時，驗證組搭驗證環境，編寫uvm，ovm，vmm等代碼。

0.1以後後端介入開始布線。

0.9後面積約束基本穩定，驗證完成後rtl會freeze，再修改只能eco。

後面就是風險評估，然後把功能點驗證補完。說得很簡單，但是裡面坑太多了，很容易就進去出不來了。

最後to，測試什麼的。

然後再修改一下bug，再次to。

一般兩次就可於進代工廠量產了。

時間大約需要8-9個月實現量產。

看樓上都講得數字和模擬IC講得都很專業和詳細非常佩服，我就嘗試說說RFIC的設計流程吧。

設計一個收發機，首先是要根據通信協議做系統模擬，把滿足通信協議的各個模塊的指標定下來，比如LNA的noise figure，mixer的IIP3，VCO的phase noise等等。一般做系統級模擬可用ADS，也可以用excel自己寫公式，也可以用cadence寫veriliga做行為級模擬。

各個模塊指標確定後，就開始可以進行管級的設計了。這一步一般在cadence里進行。但有個模塊比較特殊就是PA，專業設計PA的一般用ADS，原因是ADS里的各種大信號模擬比較成熟，bug少，收斂性好，而且和電磁模擬結合好，用起來順手。

有的時候RFIC不僅需要晶體管，還需要一些無源器件比如電感，transformer還有傳輸線等等。如果要自行設計，一般使用ADS的momentum或者HFSS進行電磁模擬。

前仿通過後，在cadence virtuso里畫版圖，畫完後一般用calibre或者assura驗證各種drc的design rule，過lvs，提寄生參數，然後後仿。如果性能不達標要反覆對版圖或者設計進行修改。

相比數字和模擬電路，射頻電路管子數要少，但對寄生走線的要求要高很多，設計流程也有些相應的差別。

作為一個國內微電子專業本科畢業，現在慢慢轉向架構和軟體的EE不堅定分子，看了樓上的各種答案深表慚愧。。。。

各種前段後端數字模擬的工作內容、輔助工具以及需要滿足的各階段目標以上回答都覆蓋到了。這東西真是個體力活+磨時間的活，跟做軟體寫code不是一個感覺。

不過做架構有一個好，腦子得分成兩半：一會兒想想軟體代碼是怎麼寫的，一會兒想想硬體是哪些模塊指令在上面是怎麼跑的。

PS..看了那幾個博客和行業報告真是慚愧的不行。。。。。國內的EE小夥伴們要堅守住啊。。。

想起了上個月剛讀到篇paper中的某圖很合適：

文獻來源：Rostami, Masoud, Farinaz Koushanfar, and Ramesh Karri. "A Primer on Hardware Security: Models, Methods, and Metrics." Proceedings of the IEEE 102.8 (2014): 1283-1295.

終於有人講透了晶元是什麼（電子行業人士必讀）

樓主之前是一直做最基本的bare wafer。就是沙子到光晶圓的過程，現在樓主直接做封裝bumping了；簡要回答一下吧。可是我啥也不懂；我也不知道怎麼來回答你『所以我現在就比車』『』『』『』『』