越靠近晶圓圓心，切割出來的 CPU 體質（質量）更好嗎？

01-15

晶圓上不同位置切割出來的 CPU 是有「體質」之分的，可以參考：同型號同款 CPU 為什麼會有「體質」之分？。
然而同時，網上流傳著另一種神秘卻沒有有效信源的多種說法——「越靠近晶圓中心、切割出來的 CPU 體質更好」，比如：

同型號同款 CPU 為什麼會有「體質」之分？：「越靠近晶圓圓心的cpu體質越好，雖然廠商會對質量進行檢查，但是還是會對超頻能力有很大影響」

[硬體產品討論]新人覺得cpu體質一直是霧裡看花：「就像說越靠近圓心的體質越好一樣，又不是西瓜。越到中心越甜，至少理論上完全說不通。」

Tahiti的4個技巧 HD7970使用經驗談：「一般來說，越靠近硅晶圓圓心，切割下來的晶元漏電率越低，多用於高端顯卡當中。相反，晶元漏電率可能會相對較高，一般用於主流顯卡中」

好卡大蛋推論，所有同針腳AMD的CPU出廠時都是多核高頻的， - 電腦討論 - Chiphell - 分享與交流用戶體驗的最佳平台：「好超的都是同一片晶圓里最圓心部分的幾片，因為和硅晶體結晶特性有關，靠近圓心附近的晶圓純度最好，特性最佳，所以用那部分出來的帶x的好草，就那麼簡單」

十核就比四核強？哪些因素決定晶元性能-ZAKER新聞：「晶元的原材料是從晶圓上切割下來的，在切割時，越靠近圓心的部分體制就越好。體制好的晶元能以更低的電壓達到更高的頻率，因此發熱量更低，也更加省電」

但沒有一種說法非常有說服力，想問問大家的意見。
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另外還想順便問一下，i7 帶 k 不帶 k 甚至是 i5，是不是都是由同一片晶圓上切割下來只是由於「體質」不同而帶上不同編號呢？同樣的設計、「體質」的差別可以如此巨大、以至於可以區分出產品線嗎？
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JS Bin
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做 EDA 的是有這方面的研究的。晶元不同位置良率不同，但是有相關性，可以用機器學習、貝葉斯的方法進行預測，減少測試成本。比較有名的是Virtual Probe: Using Machine Learning and Bayesian Statistics to Understand Nanoscale Silicon

下圖是[1]中的一張插圖，可以看出wafer不同位置的晶元測出的delay確實不同，不過不一定是「中心」最好。

[1]Zhang W, Li X, Liu F, Acar E, Rutenbar RA, Blanton RD. Virtual probe: a statistical framework for low-cost silicon characterization of nanoscale integrated circuits. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2011 Dec;30(12):1814-27.

作為日常生活在FAB內的硅工告訴你純屬無稽之談

寫純度高，所以體質好的可以先拖出去揍一頓——載流子不夠你拿嘴皮子導電？

光刻成像對CPU體質影響不大，本身就是一行一行掃過去的。如果你說成像有問題，那麼每一行都會有問題，不存在晶片中心的CPU獨好。

影響CPU體質的主要是刻蝕工藝和刻蝕材料。集成電路本身也是電路，其導線和邏輯元件都是靠刻蝕/腐蝕做出來的，腐蝕多了少了都會使電路參數發生改變。顯然，不存在一種上料手段使腐蝕行為完美的均一化。也因此，會無法避免地存在一部分晶體管無法在標稱電壓下工作，與另一部分晶體管在低於標稱電壓時即可正常工作。這兩種都是壞的早的……

以上內容大約是高中化學競賽與大學電氣工程會講到的內容，呃，還算有一點門檻。

我朝CPU製造瓶頸在刻蝕前體，也就是說沒有光刻機刻出來的待腐蝕面板。這也是為什麼我們總強調光刻機禁運這事，電路設計和材料優化（設計和選擇）是我朝可以直接用人才儲備堆出來的東西，不禁運，相當於無門檻。我朝擁有了最先進（同級先進）製程的CPU製造能力，那就是掌握了核心、最核心技術，就是往後以國家層面主導世界計算機產業的能力。

基本上是扯淡。至少我看到的T家wat數據和良率分析里，中間和邊上沒有顯著差異。

在回答這個問題之前，我們得弄清所謂的"體質"是什麼意思。

用於製造晶元的晶元一般都是單晶硅。在製造過程中，晶元難免會有缺陷。所謂"體質"可以理解為單位面積內晶格缺陷的密度。

目前，生產晶元的主要方法是提拉法。提拉法是將構成晶體的原料放在坩堝中加熱熔化，在熔體表面接籽晶提拉熔體，在受控條件下，使籽晶和熔體在交界面上不斷進行原子或分子的重新排列，隨降溫逐漸凝固而生長出單晶體。生產過程中，提拉棒不斷旋轉，晶體從籽晶由內向外生長。越向外排列出錯的概率越大，也就是說產生缺陷的概率越大。因此，從統計學上講，晶格缺陷的密度由內向外升高。

映射回我們開始解釋的概念，即靠近中間的晶元體質好，外面的體質差。

這還要看光刻廠用的電，比如g3258，越南用湄公河水力發電，製造的u就是大雷，1.2v都上不了4g。哥斯大黎加用的南美木炭燒的火電，因此容易出大雕，1.1v就能上8g。德國用阿爾卑斯的雪發電，但是由於雪力不能有效地發電，所以德國光刻廠生產的g3258數量是零

最近印度開發了一種雨cpu，利用乞拉朋齊的雨水作為cpu進行運算，估計其計算能力超過一百萬億個天河二，其基本原理是:雨水是導體，雨水之間的空氣是非導體，因此下雨的那塊天空整體可以看做一個半導體

以上

看到某些說法我大概是上了個假大學。從理論上來說，並不會有更靠近晶圓圓心質量更好這種事。晶圓（多是Si）是作為一般材料襯底而言的，其本身製造工藝一般是直拉法（直拉法_百度百科），先變成一個柱子，然後切割再表面處理（看需求，增加氧化層適應mos工藝，mos是指金屬氧化物半導體），所以再拿去做集成電路。而且這玩意多數是單晶的，只有一種晶體結構規則排列，所以切矽片沿著晶向就很容易切，題主圖裡面的每一小格其實就是沿著晶向切的。

接著要做集成電路，做光刻，邊緣畸變是可能存在的，這種情況一般是光刻機，掩膜板，晶圓尺寸不配套！！但是流片這麼貴的過程，誰（和諧）會用個尺寸不配的晶圓來減少良品率？

光刻來說分為接觸式和非接觸式，接觸式的就是把掩膜板（MASK）貼在有光刻膠的片子上，非接觸式的也需要用到MASK，說白了就是把MASK上的圖形投影到片子上，這種來說成本高精度低，但是對片子的表面損害要小。因為光刻膠是一種特殊材料，遇到特殊光源會起反應，MASK就是起到轉移圖形的作用（這和照相機完全不一樣，照相機是透鏡成像吧喂）。而MASK是重複利用，這裡有分為正刻和反刻，我這裡不展開說明了，感興趣自己去百度或者維基百科。之後還有摻雜工藝，以及外延生長，說通俗點就是鍍膜，然後刻蝕，就是把多餘的光刻膠去掉，留下來的部分就是你需要的。往往一層不能滿足要求，就需要好幾層好幾層的對準，一層層的套刻。

至於為什麼會有差異，工藝很多，總有幾道工序不能完全到位，比如外延生長薄膜的均勻性問題啊，封裝包線的時候出現偏差啦等等，納米級的東西，稍微有一點偏差可能性能都會不同。

至於細到CPU的方面，沒了解就不強答了。

這問題並不是異想天開。那些調侃的回復其實比較無知。做晶片其實就像蒸饅頭一樣。同樣的步驟，你蒸出來就是死面的疙瘩，為什麼？你是否知道蒸饅頭時開著抽油煙機，蒸出來的品質都有變化。何況蒸晶元。至於中間的是否品質更好，我不專業，但是我認為一定有些許區別，這個和氣壓，溫度等環境都有影響。你說他是風水學，也不為過。

有可能吧。我做過8寸和6寸外延製程，外延出來的外延層最外圈會差一點。外延的常見缺陷Slip只在外圈有，單片外延機生產的時候最外圈氣流差一點，多片外延機上下片的時候外圈容易碰到，背面的參雜可能溢出影響外圈，或者其他原因會導致外圈沉積偏差，還有，其他製程也會導致外圈比較容易受影響。這些影響如果不是很嚴重，我們會流下去，但這樣的片子做出來的外圈晶元估計就不知道了。

12寸外延怎麼玩我沒見過，不知道會不會有改善。

感覺這麼說的人，應該是當年吃西瓜得來的經驗…

至少在光刻環節上是有差別的。然而差別不大（都在容忍度內）。如果差別大到足以影響cpu體制話，早停機檢查了，fab的物料、人工、時間貴到爆，絕不允許這種事發生。同時，其他環節會糾正光刻環節造成的偏差。很多光刻環節的容忍度都是和其他環節的糾錯能力相關的。所以綜合起來體質有細微影響然而不是普通玩家需要擔心的。

詳細光刻環節的差別：

縱向：

大數據上，靠近圓心的圖像們的對焦度比邊緣的好。所以刻出來的這一層線路清晰。別以為圖像是一個一個一行一行掃出來的，就認為對焦度都一樣。其實，這個有超級多的影響因素，人類已經竭盡所能來克服那些已知的效應了。邊緣效應無處不在，西瓜的中心甜不是白甜的。

來個例子，某國高端光刻機矽片是吸在硅台上的，邊緣受力和中心是不同的，矽片邊緣放大了看其實是翹起來的…縱向對焦在邊緣只好默默流淚了。

橫向：

靠近圓心的圖像們的對準度的標準差比靠近邊緣的標準差好些。

一般現在一個cpu至少要反覆走十幾到幾十次光刻。我不怕我這一層我刻偏了因為下一層我

偏得一樣照樣好用。，但我怕兩層之間相對偏了。標準差越小，對的越准。

舉個例子：做CPU的光刻機得是高端的吧，高端的得是浸潤式（immersion）的吧。immersion水在邊緣更容易殘留，殘留了得蒸發吧，蒸發了會降溫吧，降溫了會導致矽片形變吧。變形了水平對準就不準了吧。

光刻時的曝光量抖動，focus抖動，overlay shift，透鏡組受熱形變，灰塵，纖維，氣泡，cmp時的不均勻，鍍膜不均勻，刻蝕不均勻都會造成最後晶元上出現缺陷或者體質不好。這些東西有的是隨機抖動有的是每台機器都各不相同，要是能猜得出來可能省不少錢。

今天發現他們居然準備修正掩膜版受熱形變帶來的誤差了，真是會玩。

邊緣和中心有區別，但未必是體質最好。

（最多說個，中心體質好的概率高於邊緣，絕對不可能說中心的個體必然比邊緣的個體好，然而這句也要看測試數據才能說出口）

這種INTEL肯定有大數據的，然而肯定是公司機密。

換個角度說一下。

如果真的如此，以商人和資本的尿性，7700K 後面不給你綴上類似CC OC這樣的字樣來進行個價格區分？

我能說測試過程中我曾遇到過中間全紅（漏電）的

CPU的品質會受很多方面的影響.

首先是設計上, 架構是否合理, 選用的乘法器、加法器演算法是否合適，都會影響大CPU品質，這也是為什麼這個領域IP如此重要的原因。

其次是選擇製造的晶體管工藝，前段時間知乎上台積和三星之爭就是說的這個，這裡體現得差異就是MOS管的Ioff等這些參數。

再往下一層，MOS的參數受到光刻的CD、OVL、刻蝕的CD Bias、離子注入這些影響，這塊應該是題主想問的了，這些製程過程中Chamber的邊緣一致性和中心會有差異，所以邊緣比中心可能會略差些。

別的流程不太懂，但CMP這道絕對是中間比edge好

這圓形的cpu你知道魅族要打磨多長時間嗎？怎麼可能不好

你當是西瓜啊，越到中心越甜

理論上來說，wafer上不同位置出現缺陷的概率應該是相同的，但是這裡有一個大前提，就是FAB工藝很成熟沒有出現偏差。以我的經驗來看，真實的情況恰恰相反。在一個新工藝量產初期，process有不少待改進的地方，wafer邊緣和最中心的位置出現defect的概率最大。以至於在產品開發剛開始階段，可能會把最邊緣和最中心的晶片排除掉，以避免因工藝不穩定的因素干擾影響產品開發。至於300多道工序里的什麼地方導致的這個現象就不清楚了