為什麼電流鏡結構的 cmos 電路所在支路電流一樣，而不管電流輸出負載？

01-15

我是菜鳥，大三剛學模擬cmos集成電路設計，對於電流鏡一直存在困惑，還忘大神點撥。就拿個簡單的電流鏡結構來說吧，如果兩條支路有寬長比相同的且共源共柵pmos連接電源，pmos下有nmos（工作於飽和狀態）接入輸入信號，分析的時候電流相等就當做一已知條件了。那麼問題來了，拋開nmos，如果pmos過驅動電壓一樣的話產生的電流也一樣，這個我可以理解，但是pmos下還有nmos，且nmos柵控電壓會有變化，nmos對所在支路電路電流不是也有影響嗎？為何要忽略nmos對電流的影響而只分析pmos產生相同電流？

看到我關注的好幾個朋友都關注了這道題。我來簡單答一下，希望有所幫助。

其實題主只要想明白一個事兒，剩下的問題就迎刃而解了。

這個問題就是：為什麼處於飽和區的mos晶體管，其drain端電流不會隨drain端電壓的變化而變化。

不用去分析公式，這裡做一個簡單的類比來說清楚這個道理。

想像有人在直布羅陀海峽，也就是地中海和大西洋之間，建了一個大壩。隔開了兩片大海。

這個大壩的高度可以調節。它可以長高來實現「關斷」；也可以朝下縮，讓兩片海洋相連，實現「導通」。

如下圖所示，為關斷狀態的大壩。大壩的高度高於兩邊的水位，因此沒有水流可以從大壩上面流過。

接下來是導通的大壩。大壩的高度比兩邊水位都低。因此水流可以從大壩上方流過。

很顯然，水流的速度跟以下幾個條件相關：

1. 大壩的寬度（圖中未表示的第三個維度，z軸）。這就是說，大壩越寬，單位時間內流過的水流就會越多。

2. 大壩的長度（圖中的x維度）。大壩越長，那麼水流應該越小。因為大壩上水平面的斜度會越低。

3. 大壩的深度。大壩越深，則可以有更多的橫截面積容水流通過，因此可以有更大的水流。

4. 也可以注意到，左右兩邊水面的高度差，也會決定水流的大小。很顯然，如果右側的水位更低一些，那麼水流必然將會增大。

那麼，假如右側的水位一直不停降低呢？水流會一直增大嗎？

答案是否定的。如果右側的水位繼續降低，降低到低於大壩高度的位置，那麼水流的大小會開始趨於不變。這就是我們所謂的「飽和」

如下圖所示

當右側水位的高度低於大壩的高度之後，再繼續降低其水位，將無助與增加水流的速度。

這是很顯然的，水流會在大壩右上方達到其最低高度。之後，大壩上方的水流形狀將保持恆定。

電流也即隨之恆定。

再降低水位，最終結果也就是這樣：

尼亞加拉大瀑布，圖片來自百度百科

是的，這就是電流源了。不管下邊兒落差會有多高，上面就只提供這麼大的電流。要更多要更少，都不行。

上面做的這個類比，大壩就好比是MOSFET。水位就好比電位。

在MOS出於線性區的時候。其下方有一條貫穿溝道的反型層。Source端電壓和Drain端電壓都能影響反型層的厚度，因此，流過gate下方溝道的電流不僅跟Vgs強相關，也跟Vgd（同時也跟Vds）強相關。

而當MOS出於飽和區的時候，溝道下方的反型層的形狀，只跟Vgs強相關了。靠近drain端不存在反型層。只有非常薄的一層耗盡層。（實在是太短，載流子都可以輕而易舉地穿過）所以，這個時候Vds，同時也就是Vgd，變得不重要了。

在題主提到的問題裡面，當上方的兩個PMOS被連接成電流鏡接法的時候，其中一個PMOS，drain和gate被短接在一起，必然是出於飽和區的。另外一個PMOS，只要處於飽和區，就可以有一樣大小的電流。

當然，實際上，隨著Vds的增加，溝道的有效寬度會減小一些。因為大多數Vds事實上都降落在了上文提到的那層耗盡層上。這裡有一個PN結。我們知道，隨著PN結上面反向的耐壓增加，結的寬度要展寬。

所以當Vds增大的時候，結的寬度會展寬一些，剩下的有效溝道長度就會變短一點。因此溝道內的電場強度（跟溝道的長度是成反比的）就會增加，這樣，會使得電流的大小增加一些。

為了改善這種情況，可以增加一級cascode PMOS來使得電流鏡所鏡像的電流更加穩定。

（文中水壩部分內容實際來自Tsvidis： MOS原理與建模）

同時感謝 @比爾劉的支持。

這前提是你PMOS在saturation裡面，所以他的電流對vds變化不敏感，你下面NMOS再怎麼弄，只要保證我PMOS的vsd不要小於一定值就好，其實相同的，你下面NMOS也工作在saturation的話，那他們相連的節點無論電壓怎麼變，對NMOS能sink的電流影響也不大，當然前提是NMOS的G電壓正好可以提供PMOS提供的電流，不然直接一個inverter到rail了就。你不明白可以下個LTSPICE自己搭一個current mirror看看。

還有大神這些詞別亂用，擔當不起。

電流鏡同樣的有負載效應，它可以驅動的只是遠小於它輸出阻抗的負載。

dc上可以用mos電流不對vds敏感解釋。

從全頻率角度而言，本質上還是電流鏡輸出阻抗遠大於負載時才成立。

所以電流鏡還是看負載的。只不過dc輸出阻抗很大而已。

nmos當然也對電流有影響,不過大多數情況下不會把兩個電流鏡串起來用,不然中間節點上下都是high impedance電位是不確定的. 特別是如果上下兩個電流鏡如果電流不同,如果 P&>N 中間點到 Vdd,如果 N&>P中間點到 Vss.

這其實是一個經典問題,你學到全差分電路的時候會學一個叫CMFB的電路就是解決這個問題的. 實際設計的時候外部接進來的電流鏡只會偏置P-side或者N-side.另一邊的偏置會通過 CMFB實現,不會出現上下fight的情況

razavi-design of CMOS integrated circuits, chap 9 pg317

前面幾個回答都挺好的。我想就怎樣學習來說兩句。首先不要太在乎什麼所謂鏡像，共源共柵，共什麼什麼的說法，那只是給講解起個名字。模擬集成電路工程師所把玩的對象是mos管，你把一堆mos管搭到一起，你需要對mos管本身的特徵曲線非常清楚，電流對兩個電壓的曲線是一切分析的基石。分析一個電路的工作點，就是要把每個管子處於那兩條線上的哪個點給求個解。所以別看鏡像就以為電流相等，那隻能給你提供一個思考的初始值，想清楚每個管子，才有正確解。

飽和區，長溝道。影響小，不是沒有

同一支路電流一定相等。如果nmos 在vgs產生的電流比pmos提供的大，會使漏極電壓下降。過大的vgs會使nmos進入線性區，但電流還是一樣大。反之，漏極電壓上升，可能使pmos進入線性區。

這也是為什麼有源負載放大器需要共模反饋來使上下管子電流在管子都飽和的情況下盡量一致的原因。

不知道我理解對你的問題沒有。

KVL.

你的分析建立在一級模型的基礎上。不知道你的模電教材有沒有講mos的特性，常見的模擬電路書籍如拉扎維的書，第一部分都是要講溝道長度效應，即使在飽和區，源漏電壓也是影響電流的。即使不考慮溝道調製，電流小的那個管子會進入線性區