是什麼問題導致 10 納米製程晶元良品率過低？會對下游產品有何影響？
Digitimes 引用供應鏈的消息源稱，台積電遇到了 10 納米製程晶元良品率過低的問題，他們原計劃將於 2017 年第一季度開始量產用於下一代 iPad 的 A10X 晶元，但如今良品率過低的問題有可能會導致他們沒能及時交付晶元。
之前有消息稱三星的 10nm 製程在量產階段遇到了良率問題。
新工藝總會有良率問題，更不要說這麼尖端的工藝了。正常情況是剛上線的尖端工藝良率只有60%左右，如果低於這個，就有倉促上線的嫌疑了。這次台積電是否很趕，一定要比三星快？個人相信193nm的光刻技術已經走到盡頭了，靠多重曝光技術苟延殘喘，良率出問題不可避免。解決的希望在於EUV光刻（不過EUV又能堅持多久呢，兩個節點，7nm和5nm，行不行？再後面呢）。蘋果也是狡猾啊，年初用A10X打頭陣，這兩年年IPAD市場地位下降，初期備貨有限，即使年初良率低導致產能出問題，影響也能承受。倒是三星，note7出問題後，肯定在憋S8的大招。台積電出的問題他家多半也逃不脫，也會有產能問題。到明年4月份要備2000萬台S8的貨，可以想像三星半導體員工的爆肝慘狀了。
同樣受影響還會有高通的驍龍835，也許會比計劃慢一個季度。
華為要等到明年三季度中才會量產計劃中的麒麟970，到時問題估計會緩解。那麼總結起來，不要相信台積電和三星的先進工藝roadmap。蘋果可以等新工藝上線半年後再量產iphone用的SOC（2014年12月台積電的16nm FinFET上線，2015年1月三星14nm FinFET上線，蘋果等到2015年六月台積電16nmFinFET+上線才分別用16nm FinFET+和14nm FinFET量產A9，等了6個月，14nm的表現還不理想），華為這種談判能力有限的要等三個季度以上比較合適。像高通和三星手機這樣把量產節點定在新工藝上線3個月的，就要賭命了。猜想2：台積電的roadmap是否不老實，16nm就出現了第一代工藝出問題，六個月後出二代才算過關的情況，是否是看三星進度超前了，所以先扔出來佔位置，然後逐漸夯實？那他家的roadmap還有何意義？猜想3：如果三星這次10nm沒有出同樣問題，是否說明三星技術上更勝一籌？在14/16nm節點上，三星和台積電同時量產，後來證明三星的14nm 1.0版能用但是效能不佳（不如台積電的16nm2.0），台積電的16nm1.0版（效能太差以至於）不能用。台積電實際上已經輸了一陣，只是靠上駟（16nm2.0）對中駟（14nm1.0）才搞贏A9的大戰，三星半導體看似輸了A9（雙版本）的大戰，但是2015年4月的Exynos7420那一戰他已經幫助自家兄弟三星手機贏了。PS:簡單解釋下為何10nm良率會很麻煩。目前的光刻是193nm沉浸式技術，當你要處理28nm以下尺度的圖形時，你會發現在衍射作用下，圖形已經不是你想像的圖形了。方的變成圓的，拐角變形嚴重，短直線變成橢圓。這時的解決辦法是二重曝光，把版圖中同一層次較複雜的圖形分解成兩個層次較簡單圖形的組合，用兩層光罩分兩次完成。隨著工藝的進一步進化，二重曝光也不夠用了，需要三重，四重曝光，intel甚至用到6重。一個正常的65nm工藝，需要20多層層光罩很正常，但是到了14nm，由於要使用多重曝光，光罩數可能要增加到80。這樣繁瑣的做法，帶來巨大的良率問題也毫不為奇。基本上10-28nm還是屬於同一個技術節點，而最近炒得沸沸揚揚的必須應用EUV、擁有13nm波長的極紫外光製造的7nm-5nm則屬於普遍認為的下一代技術節點 （其實EUV也是老技術了，大概從美國跟蘇聯打星戰的時候就有的。而格羅方德宣布要直接進入7nm製程的原因，主要是希望與對手回到同一個起跑點），早先在林本堅提出半導體的浸潤式投影的概念之前，學界業界普遍認為在100nm的製程尺寸下就已經需要EUV或是X-Ray的曝光技術了，然而 @lolicon 提到多重光罩曝光導致良率下降僅是其中一個問題，良率診斷的問題在半導體主要有三個邏輯分析
- 元件穩定性：區別出因系統性問題與隨機性故障所造成的故障元件（鎖定一兩個元件）
- 從眾多故障的晶粒中找出故障模式的相似性（物理效應：尺寸、氧化層等）
- 定位(localizing)和確認實體故（除蟲、Debug）
在這邊強調一個概念，單純的曝光模式，與元件可製作的最小尺寸有關，但具體的良率提升，與很多方向包括氧化層，漏電流，製作模式等等，不光只是一個單純的問題。
這個回答主要分享浸潤式顯影及下代(7~10nm)半導體，科學及工業上遇到的問題，請聯絡後授權轉載。
先簡單回答原題，從目前上的市場傳聞，到台積電的闢謠，主要取決於兩件事：
1) 靠著浸潤式投影延長的製程方式，是否提早在10nm提早遇到技術節點？2) 台積電自身產能，及內部製程整合的問題Ans. 1) 前者我認為主要不是技術問題，因為前陣子在今年的2016 IEDM 國際電子元件會議(International Electron Devices Meeting) TSMC 提出了一篇一樣透過浸潤式原理已經可以做出7nm的SRAM單元，所以當時市場分析是當首代EUV前景不明確狀況下，台積或能以immersion stepper在7nm領先Intel投產，張忠謀當初在16nm的「策略性放棄」現在看來也主要與這個延長性的技術有關。
浸潤式步進機(immersion stepper)在其7奈米製程節點生產的0.027μm見方 SRAM測試單元；該256Mit、6電晶體SRAM號稱具備迄今最小的單元尺寸，而且支援：「耗電僅0.5V的完整讀/寫功能。」
TSMC And IBM Detail Their 7nm Progress At 2016 IEDM
後者可能是一個因素，主要是台積去年的10nm擴建被台灣政府環評卡了幾個月，最近才通過，加上後端的光罩整合可說不是一個小問題
台積電中科擴廠環差終於通過，全力衝刺 10 奈米！ News from Dec. 2016回到商品端的影響，目前首先投產TSMC 10nm Helio X30 原先表示要拚死一搏高通的MedTek，如果消息屬實可說會受到蠻大的影響，加上小米等主要客戶需求不如預期，短期內可能會有波動。
大家應該會蠻好奇浸潤式的緣由，有興趣可以看看 這篇2005 Scientific American水所促成的新技術，是史上推出時間最短的新型微影技術之一。也因為水，半導體產業才不致與摩爾定律脫節。新一代晶片的推出時間已經延遲兩年了，眾人期待已久的高畫質錄放影行動電話也因此延宕。業界在157奈米微影技術上的投資，估計已超過20億美元，但浸潤技術的出現，卻為它寫下終結的命運。157奈米微影技術目前已被擱置。佳能公司資深研究員威爾（Phillip M. Ware）表示：「這個技術已經死翹翹了。」佳能與尼康、艾司摩爾並列三大微影技術製造商。
而後在工業技術上，克服氣泡（製造過程中，水中微奈米等級的氣泡），一代代透過溶質改變折射率（透過色素等等），浸潤式也終於走到了今天，是否在10nm走到頭，其實明年上半季度就可以知道了，台積所以賺錢主要是技術出來後，靠著基層工程師讓良率在短期之前達到極高的水平得以商業化，這種確切出現的新世代問題，通常要在投產完才能確認，冬天收上個春天的稻的概念
原本在100奈米製程中，就應當運用EUV製造晶片，但浸潤技術與其他進展，卻把EUV商業應用的日子越推越遠。在3月那場光學工程會議當中，有兩位主題演講的講者預測，英特爾所支持的技術將因為成本考量，以及雷射與物質所面臨的挑戰，而永無量產之日。這兩位分別是美國史丹佛大學電機教授皮斯（R. Fabian Pease），與德州大學奧斯丁分校的化工系暨化學系教授威爾森（C. Grant Willson）。威爾森同時創立了推動EUV替代方案的公司，他在訪談中表示：「依我所見，EUV不可能帶來獲利。」
台積電副總林本堅 企業家院士第一人
1) 消息源語焉不詳，lower-than-expected是"低於預期"而非"過低"。應知道預期值和實際值分別是多少，才能確定本題目是否成立；
2) 從研發到量產轉移過程中的良率問題肯定是存在的，根據T司2016Q3法說會記錄，第一個10-nm產品的良率reasonable，猜測存在難題但在可控範圍內。緊接著提到defect density anddevice performance continue to improve in much，猜測這些方面的問題是良率提升的關鍵點。在針對10-nm良率問題的回答中介紹，10-nm技術much tougher than the 16-nanometer FinFET，但其良率提升的進程與前一代的16-nm工藝similar，預計enter into the volume production after 2017Q1。3) 目前還沒看到蘋果和高通對新品上市的日程做出調節。參考資料：Q3 2016 TSMC Earnings Call on October 13, 2016
怒答一個，感覺所有的回答都在兜圈子。
良率的核心問題，工藝、材料、模型、工具相對於工藝節點的成熟度。一般來說，一個新工藝節點背後是這些要素的能力提升為前提的。工藝節點的標誌是柵長或金屬布線寬度，也可以狹義引申為光刻最小的CD值。在歷史上，光刻工藝作為最大的瓶頸，是最被重視的要素。而隨著隧穿效應的越來越明顯，材料（比如high k），模型，工具（比如模擬，layout），也佔據了重要地位。可以說，一個工藝節點良率的支撐，非常符合木桶效應，任何要素拖後腿，都會導致良率無法提升。10nm工藝節點出現的良率問題，實質上在歷史上任何工藝節點上都出現過。而隨著摩爾定律的極限到來，良率達到商業化要求需要的時間越來越長了，成本越來越高。從三星和台積在22nm節點以下開始偷換概念開始，這個現象就很明確了。甚至intel這個濃眉大眼的都開始挑片子分級了。可以說和很多傳統工業一樣，整個半導體工業的發展已經大大放緩了，開始步入技術發展飽和區了。基礎的量子力學是騙不了人的，到了10nm以下，量子效應的影響是巨大的。沒有器件層面上的突破，一切就只是舊體系下的修修補補。EUV也好，多束電子束也好，都不會對體系有本質改變，其它要素都是如此。這並不代表台積有什麼問題，也不代表半導體業界不努力，科學家們也沒有更好的辦法。未來整個產業就只能這麼磕磕絆絆的走下去，良率的問題以後還會有，類似的問題會層出不窮。
用時髦的話說，這就是整個產業未來的新常態。對下游的影響？產品的迭代速度會放緩，這是最直觀的。其它的，諸如冗餘設計，甚至是智能冗餘等等手段都是常態。頻率、功耗、面積的進步只能向空間發展，後端封裝越來越重要。很多以前能標準化的會變的不可靠，IC design不會再像以前那樣輕易的躺在標準上享福了，設計公司會更多的和FAB一起冒險。製程低了間隔太小，組成晶體管的原子數少了。電壓高了就漏電，刻的晶元有點瓢就漏電（這個是晶元就有，高間隔的容錯率高）。為了降低漏電就得低電壓大電流，但是電流上去了發熱跟著一起上去了…
謝邀，如果採用10納米製程工藝，可以大大緩解發熱降頻問題，同時能夠降低功耗延長續航時間。10nm即CPU的「製作工藝」，是指在生產處理器的過程中，集成電路的精細度，也就是說精度越高，生產工藝越先進。在同樣的體積下可以塞進更多電子元件，處理器的性能更強，功耗更低。10nm製程晶元面積遠遠小於14nm製程晶元，這意味著廠商有更多的空間來為智能手機設計更大的電池或更纖薄的機身。工藝的改善加上更先進的晶元設計，能夠顯著延長手機續航時間。製程工藝作為處理器晶元的一項技術，它發揮的作用是讓處理器能夠承載更多電子元件。一般來說處理器要承載例如晶體管、電阻器以及電容等等一系列的電子元件，這些元件由於體積過於渺小，需要顯微鏡才能看到。而這些精密的電子元件之間通常用納米來計算距離，納米距離越小，意味著承載的元件就越多，如此一來手機的功能也就越全面。個人認為，次品率升高是相對的，尺寸變小導致一些之前可以被忽視的問題不能忽視，要求精度大大提高，就如同製造一把精度為1m的尺子和精度為1cm的尺子，對於1m來說，失之毫釐，毛髮無損；對於1cm,失之毫釐，差之千里。對後續的影響是有的，但也要因物而異，能夠儘可能多的承載電子元件是其中一方面，縮小電子元件的間距還有另一個作用那就是能使不同晶體管終端的電流容量降低，從而提升他們的交換頻率。因為每個晶體管在切換電子信號的時候，所消耗的動態功耗會直接和電流容量相關，從而使得運行速度加快，能耗變小。明白了這一點，也就不難理解為什麼製程的數值越小，製程就越先進；元器件的尺寸越小，處理器的集成度越高，因此性能加強，處理器的功耗反而越低的道理了。畢竟有這麼多的優點，不能因噎廢食。
竟然邀請我，其實我對工藝了解的很少，做過16納米的設計，但是不精通。儘管我能夠理解10納米工藝良品率很低這個現象，不過解釋起來的話我可能就很不專業。半導體工藝受摩爾定律的影響發展到現在已經趨近於極限了，好像個別大牛公司比如英特爾在研究7納米工藝，還不能量產。
原子也是有尺寸，大多在零點幾納米，一個mos結構隨著工藝尺寸的減小，要想實現正常的功能會越來越困難，因為你不可能用一個原子去實現某個功能。所以16納米的時候已經採用FinFET工藝了。在工藝製造的時候，我認為隨著工藝尺寸的減小，對光刻精度的要求越來越高，稍有偏差器件就不能正常工作了。而且光刻僅僅是半導體工藝過程中的一個步驟而已，一個新的工藝意味著要增加很多層Mask，要解決從設計到工藝封裝一系列的未知問題，這是需要不斷試錯和摸索的。
追求更小的工藝尺寸，對於企業來講首先是降低晶元的成本，因為小工藝可以在單位面積的晶圓上做出更多的晶元數量。但是如果良品率太低，也就是切割出來的有正常性能的晶元數量過少，會使得成本增加以及引起未知的風險問題，所以之前三星的14納米工藝晶元好像有過跳票。對下游的影響我不知道題主想知道啥…我覺得沒啥影響吧，無非是新技術問題解決之前大家先用16納米或者28納米的，大公司帶頭攻關解決量產問題後大家再應用新工藝而已。這種技術都是被大公司壟斷的，小公司沒有什麼話語權，被動接受就好了吧，良品率提升以後成本會下降，別的企業才會買。謝邀。良品率低一是製造工藝的不成熟，這需要時間採用新製造技術，二是設計上也有困難。隨著特徵尺寸做的越來越小，單位面積管子的數量就越多，金屬走線的層數變多，金屬線間距變小，因此很容易發生金屬走線的短路，斷路。線間距變小還會引起寄生參數的改變，比如電容電阻，這些參數會對電路正常工作產生影響，可能會導致功能出錯，這就對光刻等技術的要求變高。設計就是在晶元功耗，面積，工作頻率之間做平衡，如果做的不好，晶元也容易出問題。
謝邀！
我的回答將解釋良率隨尺寸下降而降低的原因，但不能解釋從12/14nm過渡到10nm出現的良率下降。定性分析，僅供參考。如果不考慮人為因素，單從技術層面分析的話，
我能想到的原因主要如下：1. Mask的圖形間隔已經使光刻所用的光發生嚴重衍射，必須對mask作補償、採用多層mask。從數學的角度考慮，假設各環節成功率相同，則良率=各環節成功率^環節數。mask越多，良率相對會下降。2. 在10nm尺寸下，工藝的誤差容忍度也變得很低。
一些非理想效應，甚至導致fatal error的效應出現的概率大幅升高，例如：MOS管的漏電流變得不可忽視；柵氧的厚度，耐壓程度、閾值電壓等更加不穩定。3. 10nm MOS管的模型準確程度相對下降，造成生產結果與post-layout simulation相去較大。引用了雷鋒網的一篇文章，覺得不錯。
XX nm製造工藝是什麼概念？晶元的製造工藝常常用90nm、65nm、40nm、28nm、22nm、14nm來表示，比如Intel最新的六代酷睿系列CPU就採用Intel自家的14nm製造工藝。現在的CPU內集成了以億為單位的晶體管，這種晶體管由源極、漏極和位於他們之間的柵極所組成，電流從源極流入漏極，柵極則起到控制電流通斷的作用。
而所謂的XX nm其實指的是，CPU的上形成的互補氧化物金屬半導體場效應晶體管柵極的寬度，也被稱為柵長。
柵長越短，則可以在相同尺寸的矽片上集成更多的晶體管——Intel曾經宣稱將柵長從130nm減小到90nm時，晶體管所佔得面積將減小一半；在晶元晶體管集成度相當的情況下，使用更先進的製造工藝，晶元的面積和功耗就越小，成本也越低。
柵長可以分為光刻柵長和實際柵長，光刻柵長則是由光刻技術所決定的。由於在光刻中光存在衍射現象以及晶元製造中還要經歷離子注入、蝕刻、等離子沖洗、熱處理等步驟，因此會導致光刻柵長和實際柵長不一致的情況。另外，同樣的製程工藝下，實際柵長也會不一樣，比如雖然三星也推出了14nm製程工藝的晶元，但其晶元的實際柵長和Intel的14nm製程晶元的實際柵長依然有一定差距。
為什麼說7nm是物理極限？
之前解釋了縮短晶體管柵極的長度可以使CPU集成更多的晶體管或者有效減少晶體管的面積和功耗，並削減CPU的矽片成本。正是因此，CPU生產廠商不遺餘力地減小晶體管柵極寬度，以提高在單位面積上所集成的晶體管數量。不過這種做法也會使電子移動的距離縮短，容易導致晶體管內部電子自發通過晶體管通道的硅底板進行的從負極流向正極的運動，也就是漏電。而且隨著晶元中晶體管數量增加，原本僅數個原子層厚的二氧化硅絕緣層會變得更薄進而導致泄漏更多電子，隨後泄漏的電流又增加了晶元額外的功耗。
為了解決漏電問題，Intel、IBM等公司可謂八仙過海，各顯神通。比如Intel在其製造工藝中融合了高介電薄膜和金屬門集成電路以解決漏電問題；IBM開發出SOI技術——在在源極和漏極埋下一層強電介質膜來解決漏電問題；此外，還有鰭式場效電晶體技術——藉由增加絕緣層的表面積來增加電容值，降低漏電流以達到防止發生電子躍遷的目的......
上述做法在柵長大於7nm的時候一定程度上能有效解決漏電問題。不過，在採用現有晶元材料的基礎上，晶體管柵長一旦低於7nm，晶體管中的電子就很容易產生隧穿效應，為晶元的製造帶來巨大的挑戰。針對這一問題，尋找新的材料來替代硅製作7nm以下的晶體管則是一個有效的解決之法。
1nm製程晶體管還處於處於實驗室階段
碳納米管和近年來非常火爆的石墨烯有一定聯繫，零維富勒烯、一維碳納米管、二維石墨烯都屬於碳納米材料家族，並且彼此之間滿足一定條件後可以在形式上轉化。碳納米管是一種具有特殊結構的一維材料，它的徑向尺寸可達到納米級，軸向尺寸為微米級，管的兩端一般都封口，因此它有很大的強度，同時巨大的長徑比有望使其製作成韌性極好的碳纖維。
碳納米管和石墨烯在電學和力學等方面有著相似的性質，有較好的導電性、力學性能和導熱性，這使碳納米管複合材料在超級電容器、太陽能電池、顯示器、生物檢測、燃料電池等方面有著良好的應用前景。此外，摻雜一些改性劑的碳納米管複合材料也受到人們的廣泛關注，例如在石墨烯/碳納米管複合電極上添加CdTe量子點製作光電開關、摻雜金屬顆粒製作場致發射裝置。本次外媒報道的勞倫斯伯克利國家實驗室將現有最精尖的晶體管製程從14nm縮減到了1nm，其晶體管就是由碳納米管摻雜二硫化鉬製作而成。不過這一技術成果僅僅處於實驗室技術突破的階段，目前還沒有商業化量產的能力。至於該項技術將來是否會成為主流商用技術，還有待時間檢驗。
▲技術進步並不一定帶來商業利益
在過去幾十年中，由於摩爾定律在確實發揮作用，使中國半導體製造技術在追趕西方的過程中始終被國外拉出一段距離。而近年來，晶元製造技術進步放慢，摩爾定律出現失效的客觀現象，對於中國半導體產業追趕西方來說是一大利好。摩爾定律失效，一方面既有技術因素——先進光刻機、刻蝕機等設備以及先進晶元製造技術研發技術難度大、資金要求高......另一方面也有商業上的因素。
在製造工藝到達28nm以前，製造工藝的每一次進步都能使晶元製造廠商獲得巨額利潤。不過，在製造工藝達到14/16nm之後，技術的進步反而會使晶元的成本有所上升——在Intel最先研發出14nm製造工藝時，曾有消息稱其掩膜成本為3億美元。當然，隨著時間的推移和台積電、三星掌握14/16nm製程，現在的價格應該不會這麼貴。但英特爾正在研發的10nm製程，根據Intel官方估算，掩膜成本至少需要10億美元。新製造工藝之所以貴，一方面是貴在新工藝高昂的研發成本和偏低的成品率，另一方面也是因為光刻機、刻蝕機等設備的價格異常昂貴。因此，即便先進位造工藝在技術上成熟了，但由於過於高昂的掩膜成本，會使客戶在選擇採用最先進位造工藝時三思而後行，舉例來說，如果10nm製造工藝晶元的產量低於1000萬片，那麼光分攤到每一片晶元上的掩膜成本就高達100美元，按國際通用的低盈利晶元設計公司的定價策略8：20定價法——也就是硬體成本為8的情況下，定價為20，別覺得這個定價高，其實已經很低了，Intel一般定價策略為8：35，AMD歷史上曾達到過8：50......即便不算晶片成本和封測成本，這款10nm CPU的售價也不會低於250美元。同時，相對較少的客戶會導致很難用巨大的產量分攤成本，並最終使企業放緩對先進位造工藝的開發和商業應用。也正是因此，28nm製造工藝被部分業內人士認為是非常有活力的，而且依舊會被持續使用數年。謝邀，然鵝我並不能準確回答這個問題。首先，T公司已經正式闢謠，所以這條消息也不必當真；其次，如果真的良率有問題，我等小民也是無法得知的；最後，對下游產品的影響就是拿不到晶元咯。
10納米屬於新工藝，良率低是正常的。基本上也沒有下游產品。大規模應用應該在2018年。目前主流仍然是16nm。intel例外，cpu沒有傳統意義上的良率概念
汗顏，作為模擬版圖工程師，最多只使用過180nm的工藝，木有接觸過10nm的。大膽猜測一下，尺寸越小導致窄溝道效應越明顯？出現一系列諸如閾值電壓減小、亞閾區漏電、靜態功耗變大等問題？
圖為胡偉武的計算機體系結構 總的來說就是良率都是有概率公式的，尺寸太小就會下降。
感覺是工藝問題，
製程越小，無論是從物理上建模上製造商都面臨更大的挑戰，加之T S I競爭日益激烈，欲速則不達
越小越難做啊。coloring 難拆，model 難調，mask 難修。後邊etch也難做。然後各種電氣特性也難達到標準。
最簡單的說就是漏電擊穿要不也不會在14nm卡這麼久
不知道什麼原因。後果就是如果不提高良品率，單顆晶元單價會提高，想提高良品率就需要找到問題，這個需要時間和實驗，想保持原價格就要等。
不管什麼工藝，成熟不成熟，都有良品率，90%以上已經是超出預期。原廠給設計公司報晶園價。不知道為什麼低。我知道的，三星至少也低是事實，一直想辦法弄上來。搞了至少一年（應該更長）。不過這個過程但是正常，新工藝上來到穩定都需要一段時間。況且10nm這麼小，在結構，光刻等用了些新東西吧。
對下游影響，我知道的，對於某手機晶元巨頭，是有一定的商業行為把延遲出貨的風險部分轉移給製造廠商。巨頭本身是十分迫切希望按時出貨的。具體啥商業行為就不透露了。推薦閱讀：