28nm製程的7850功耗127W，40nm製程的560Ti功耗180W，更好的製程帶來更低的功耗的原理是怎樣的？

01-12

所有的電路基礎是與門和非門等邏輯電路單元。

那麼運算的本質是讓這些運算單元進行完整的一次次工作。而這樣的工作本身不是做功或者什麼，而是一種邏輯狀態的表達，舉下面的例子：

我們使用石英手錶（電池驅動的指針手錶），是為了得到手錶邏輯狀態的表達，而不是希望其指針在轉動中做功。那麼我們使用較粗和較大的原件做成一個石英掛鐘，其秒針的每一次動作來產生邏輯表達便也就是秒針每動一下需要使用一個單位的電量。那麼當我們將其工作單元縮小到手錶那麼大時（當然製造成本和精度和難度都有所提高），同樣產生一個邏輯表達即秒針動一下的功耗為百分之一個單位的量。而為了產生一個表達，秒針做的功對我們無用。

那麼我們便希望原件越來越小，小到剛剛能產生一個邏輯表達就行，而盡量減小其中的做功消耗。同樣越來越小，我們便可以將其做成功能更加多樣。在晶元中，製程越來越小的目的便是降低每一個邏輯單元的功耗。（試想：當我們只能生產1mm粗的銅線時，做出的表要多大？而能生產1um銅線時又能做出多小的表？）

同樣，我們當然希望製程越來越小，但小製程的加工方式便是最大的瓶頸，而加工成一個單元所用硅材料的成本幾乎沒有變化。那麼便解釋了，製程越來越小，做成同樣功能晶元的材料成本也越來越低，但其加工機器成本越來越高。

動態能耗，P=1/2*C*V^2

40nm到28nm稱為一代推進，C小了0.7^2=0.5. 電壓也略有減小，(這intel 的28nm是1V？）所以應該節能一半以上。

但是實際上節能沒有這麼多。因為同時會優化performance，這時會犧牲一點能耗，以及導線沒有scale，短溝道效應等。

總之，rule of thumb：每一代帶來20% speed，20%power，20%area的提升。

寄生電容小+低電壓

原理很簡單，在保證性能不變的情況下，縮小晶元的面積，直接就能降低能耗。

用通俗的方法解釋，線路更細，漏電率更低，容納的晶體管數量更多，邏輯單元也就更多

更通俗的講法就是，原本100個人乾的活200個人來干，而且這200個人每一個都比前面的人更強壯，一個人超負荷工作是容易疲勞的，體現在發熱量大

摩爾定律精確預測每十八個月，晶體管的數量翻一番，目前最低的是22nm，期待英特爾的14nm