要鎖相環有什麼用？？

01-05

鎖相環的作用是使輸出信號完全追蹤輸入信號，當輸出信號頻率，相位發生變化時可以反饋到輸入端產生誤差信號從而調整DCO的輸出使輸出信號再次與輸入一致。
我的問題是：以上情況都是假設輸入信號沒有誤差的，但如果有，輸出也會追蹤輸入差生誤差，這樣鎖相環貌似也就沒用了吧。換句話說，系統工作有無錯誤還是要看輸入信號，而且輸出追蹤輸入也是需要一段時間的，為什麼不能直接把鎖相環去掉，把輸入信號直接加入到系統里呢？

實際中，鎖相環都有精度限制的。當然我們說鎖相同步也是在一個範圍內說的。

鎖相環主要是為了生成一個本振同步信號。你說直接用輸入信號，那麼我舉幾個例子你看直接用輸入信號如何實現。

1. 需要一個與輸入信號同相的n倍頻信號。直接拿輸入信號倍頻會產生相移，如何控制？

2.串列通信，時鐘是打在信號里的，也就是說一會送的是時鐘，一會送的是數據，如果沒有本振，如何解析數據，如果只用輸入信號，哪來本振？

類似荔枝很多，你只考慮了並行通訊中最簡單的情況而已

前面幾位都回答了，簡單來說，輸入時鐘的存在是作為「參考源」。鎖相環不是為了單純產生同頻同相信號，而是一般集成進某種「頻率綜合電路」，產生一個不同頻……但鎖相的信號。有點繞，打個比方：某參考晶振10Mhz，頻率綜合器A使用該參考源產生了900Mhz時鐘，而頻率綜合器B產生了1Ghz時鐘。雖然兩路頻率不同，但由於使用的通一個參考源，他們倆仍然是同源信號。相反，如果不同源，那麼即便同頻他們也不可能一致，因為世界上沒有兩個鍾能做到完全一樣，總有微弱的頻差，導致相位飄移。在很多現實應用中有要求同源時鐘的場合，所以鎖相環被廣泛應用。鎖相環的另外一項衍生應用是相干解調，可以自己查查相關資料。

PLL全稱Phase Locked Loop，意思是「相位」的鎖定。

這就說明，通過鎖相環得到的信號，頻率不是重點。

那麼，我們通常需要得到什麼樣的信號呢？

舉一個FPGA中的PLL的例子，通常有一個clk輸入，可能會有如下輸出：

clk_out，跟clk相同，用於feedback
clk_2x，2倍的clk信號
clk_90，跟clk差90度的時鐘
clk_180，跟clk差180度的時鐘
clk_270，跟clk差270度的時鐘
clk_div，clk乘以N再除以M得到的時鐘，N、M為正整數（也是有一定範圍的）。

這樣，我們就知道了，用PLL是為了生產一系列跟輸入時鐘有一定關聯的時鐘，不同的輸出供給系統不同的模塊，但每個模塊的時鐘我們都是可以預知的。