cpu的nm級越來越小，為什麼不通過增大面積來提高性能？

01-05

從62,35到14nm，晶體管尺寸縮小就是為了實現更大規模的超級電路，那為什麼不通過增大CPU的面積來提高性能？

這是一個比較有意思的問題。乍一看貌似很有道理的樣子，通過增大晶元面積，一個晶元中可以放下更多的晶體管，更多的晶體管可以實現功能更複雜，性能更高的晶元呢。為什麼半導體行業卻沒有這麼發展呢？

首先我們看一下，一顆晶元是怎樣製造出來的呢？
在半導體製造中，先將單晶硅棒經過拋光、切片之後，成為了晶元（wafer）。而每一片wafer經過摻雜、光刻、等步奏後形成一個個晶元。

成品的wafer一般長成下圖，wafer內一小塊一小塊的正方形我們稱之為die，即未封裝的晶元。

那麼如果晶元的尺寸不變而增大單個晶元的大小會有什麼後果呢？
1）一片wafer中晶元個數變少
這一點很好理解，比如下圖，圓形是wafer的範圍，正方形為一個die。隨著晶元面積的增大，相同大小一片wafer中包好的晶元個數從16變成4再到1。這樣就會造成製造成本很高。
2）良率變差
良率可以簡單理解為，一片wafer中可以正常工作的晶元。在晶元製造中由於灰塵或者切割或工藝等問題，會使同一片wafer中若干區域損壞，造成晶元報廢。我們還是一下圖為例。黑色點為損壞點。單個晶元面積越大良率越低。

那如我們同時將晶元的面積變大，這樣是不是就可以解決以上兩個問題了？
下圖為晶元面積的發展史，很可惜晶元面積的增長速度較慢。如果不進行晶體管尺寸縮小，僅僅依靠晶元變大，那麼半導體發展將遠遠的落後於摩爾定律。

選用更先進的工藝除了成本和良率的好處之外還有哪些方面的優勢呢？
一個MOS管的基本結構如下：

每一代新工藝節點，晶體管的溝道長度L變小。溝道長度變小後，晶體管有更快的反應速度，更低的控制電壓。

1）更快的頻率
隨著工藝節點的不斷縮小，晶元的頻率越來越高。

2）更低的電壓
而晶元的功耗是與電壓成平方關係，電壓的降低，可以極大的減少功耗。

由上可知，晶元的性能（頻率、面積、功耗）與晶元中集體管個數並沒有必然聯繫，而僅僅通過增大面積無法達到提高性能的目的。
下圖是近40年來晶元發展圖，由圖可知通過不斷縮減晶體管尺寸，確保了近40年來半導體業高速的發展。

-----------------------------------延伸閱讀-----------------------------------
但是進入28nm以後再按照以往的經驗來縮減晶體管尺寸，將會失效。短溝道效應造成晶體管無法關斷。目前業內通過Fin-FET， SOI等技術來解決這個問題。

想了解更多更詳細的先進工藝可參考我之前的知乎LIVE------半導體先進工藝的器件結構和挑戰
https://www.zhihu.com/lives/789127697296019456

-------------------------給自己live做個廣告---------------------------

---即將進行的live

知乎live—Digital IC 設計職位筆試題分析（上）:知乎 Live - 全新的實時問答

知乎live—Digital IC 設計職位筆試題分析（下）:知乎 Live - 全新的實時問答

---我們的專欄

觀芯志：知乎專欄觀芯志 - 知乎專欄

---往期live

半導體先進工藝的器件結構和挑戰：知乎 Live - 全新的實時問答

你不了解的微電子行業：知乎 Live - 全新的實時問答

初學者在數字 IC 設計學習中易進入的誤區：知乎 Live - 全新的實時問答

從零學習 TCL 腳本：知乎 Live - 全新的實時問答

TCL 腳本：數字 IC 設計應用篇：知乎 Live - 全新的實時問答

最重要的是良率問題，每條工藝線都有一個臨界面積，當晶元小於等於這個面積的時候foundry廠能保證市場可接受的良率。當大於這個面積的時候，良率成指數關係下降。這樣用戶拿到的晶元成本會翻幾倍。當然某些領域是能夠消化這部分成本，我就見過35x35的晶元。

有這麼做，但有個度。

晶元大了對供電，封裝，功耗，良率都會有影響。

再想大一點，晶圓大小擺在那了。

1. 功耗/性能比下降

2. 良品率下降

這兩個都有人說了，我再補充一個：傳輸線效應

晶元面積大意味著互連線變長，當互連線長到相比於信號波長不可忽略的時候，互連線不能再視作理想導體，要作為傳輸線處理。傳輸線意味著要做阻抗匹配，要考慮信號中繼。這些不是不能做，但是對於大規模的電路來說這簡直是噩夢（請善待layout工程師！）。

同時面積增加意味著互聯線複雜度上升，不得不花費比例更大的面積在互聯上，加大面積的性能收益是遞減的。

增大面積可以嗎？當然可以。

農企直接把四個八核心的die封裝到一個PCB上，面積增大到單個die的四倍，相比單個八核心的CPU性能有非常大的提升。

一共三個觀點

第一專業水平對比第二成本核算第三物理規律限制

首先做cpu的都是高手都是專家

能活的遊刃有餘的公司

都有這世界頂級的知識積累

有著世界頂級的經驗

有著世界頂級的技術水平

有著世界頂級的設備

世界頂級數量的錢

和世界頂級的各類人才

那麼干出來的事情

從概率上說肯定比你更專業更貼合產品實際

so 從概率上說你一個外行的想法基本上沒啥可參考意義

那麼還有什麼好說的呢

具體來說

堆晶體管的能力發展的很快

基本上一年多就能翻一倍

但是做晶圓的能力增長很慢

到現在也就8--12-15寸這種的了

也就是原材料本身能提供的可以玩的面積狠有限。

再這個有限空間上會發生很多事情

先說本文第二個觀點

成本

我曾經是設計空調的 cpu工廠裡面核心位置的空調都是有著世界最頂級的過濾能力這是要錢的

具體來說一個晶元工廠10-20億美元其中空調3-4億並且每5年全部拆掉扔了換新的還沒算平時運行的成本

吧空氣裡面你想得到的各種雜質灰塵過濾的幾乎一乾二淨

先說數量再說過濾質量

直觀感受一下

平時你走在大街上那種空氣

一立方米平均

1億個

各種大小的灰塵

cpu工廠最核心工位上是

1000個

就是為了保證 cpu這樣微米級別納米級別的產品不被污染或者說少被污染

舉個例子 pm2.5是微米。cpu是12納米甚至現在 ibm在做5納米的晶元研發

兩者差了2000到5000倍

那麼就需要比普通家用過濾器更加強大2000倍的空調去抵禦灰塵

當然也包括了有機的無機的氣體污染物等等

並且家用空調一小時吧室內空氣循環個三五次就不錯了 cpu工廠需要200次

也就是更多的風

那麼過濾器本身阻力很大需要的風還多

這個電費想一想

過濾器定期更換

過濾器都是4--5級的層層多級過濾

前面幾級幾個月一扔後面幾級半年到五年時間扔一次

髒的過濾器根本不循環使用直接扔掉

這樣成本就很貴很貴很貴了

貴到如果不依靠幾千萬幾個億的cpu分攤成本那麼一般人根本買不起

這僅僅是輔助性的空調

因為技術在進步生產設備也要隨時隨地的更新

都是世界最頂級的機床價格貴的要命

比如最核心的光刻機一台接近十個億人民幣。根本不賣給中華人三年五年一個更新換代

扔掉拿舊的機床去做低檔次晶元去

關鍵是因為技術在更新這些機床3-5年就賣了換下一代更好的機床否則就造不出好的cpu 賣不出去

那麼無論是運行成本還是設備成本都貴的要死

關鍵時刻到了

這麼努力下還帶來一個問題

我們用世界最好的設備。技術人造出來的cpu不能保證每個都ok。有很多是廢品

本來晶圓就幾百mm的一個圓形一共出不了幾個晶元

你再放幾個面積超大的cpu

這樣出問題的概率實在是太高了

假設一個晶圓以前小cpu 能在上面做100個晶元。每次成品率70% 每個成品賣1塊錢才不虧本毛利率20%

一個晶圓賣出去了70塊錢我能賺14塊錢

換大晶元一個晶圓能做40個晶元成品率30%。毛利率30%

那麼每個晶元我最少得賣5塊錢一個吧

我才能保證跟以前差不多了利潤率

那麼問題來了

為了大個頭高性能的晶元我比以前多花4倍的錢但是僅僅帶來2-3倍的性能提升

誰會買？

好了

成本問題算完了下面說技術性問題

晶元的尺寸受到運行頻率的限制

一個信號脈衝應該可以保證在一個運行頻率周期內從晶元的一頭走到另一頭

也就是晶元尺寸小於一個信號脈衝的波長

光速是定的運行頻率是定的時候想要大晶元的最大尺寸是有限制的

我們不能為了大晶元就隨便的降低運行頻率吧。不是沒有而是少

並且我們的晶元頻率是越來越高的

這就造成了如果不通過減少上面零件的尺寸比如最小線寬

28納米升級到14納米再升級到10納米

那麼就無法做出來隨意大小的晶元了

這是物理規律本質上的限制

那麼升級線寬的時候就是需要用更好的設備的時候。

錢啊。

那麼問題來了

無論從cpu公司專業程度上

還是成本上

還是物理規律限制上

你隨便拍腦袋的想法

一文不值

你還不如直接增加 cpu 數量呢。

除了上面幾位說的，還有一個原因就是現在性能其實很過盛…專業領域可以多個CPU，反正就是錢堆出來。家用則高端機並不是大銷量，大面積意味著同大小晶圓切割出的數量更少，成本上漲，但是有人會為這買單嗎？很難說，看看桌面級6950X的銷量就知道了…

1.良率降低，產率降低。錢錢錢！！！

假如正常來說一片Wafer上有100個CPU，結構簡單的CPU良率80%，算上後端等最終收率大約70%，有70塊CPU可以賣出去，假設一塊200美元，一片Wafer賺14000美元。現在開始做超級CPU，因為超級CPU結構複雜良率低，假設70%，一片Wafer有50個CPU，最終收率60%，可以得到30～35塊。一塊CPU賣400美元才可以！面積大一倍性能提升絕對不會一倍，但是價格高一倍，市場不買賬。這些都有一個平衡的，打破這個平衡每個die太小太大都不可以。

舉個栗子：現在NAND快閃記憶體在封裝階段往往把十幾個小DIE疊在一起然後打線注入EMC成為一顆Chip（16G*16）。有人會問一個大DIE就不用那麼複雜的貼DIE和打線工藝了啊，反正SSD裡面空間大的很了。原因就是大DIE的良率產率比疊DIE更小，帶來的經濟效益更小，風險更大。

2.物理限制

假設一個CPU超頻之後3.5G HZ，那麼每一次起振電流就走了8cm了，一片超大cpu很可能通過各種迴路在一次起振走了超過8cm，那這個CPU就會有問題。要解決這個問題，lay out工程師會打人的。

因為單純的堆料不是那麼容易設計的。

所以有了雙核、四核、八核。。。

這個問題問的不算很明確，我拆分成兩個問題。1.在同一代工藝下我們為什麼不在cpu一個核里做更多晶體管。2.我們為什麼不做很多核。

如果你問的是單個核心面積，單個核做大做快的思路因為功耗問題和互聯信號延遲問題已經死掉了。之前微電子有個定律叫登納德定律，大概是說隨著晶體管尺寸縮減，電壓電流等比例下降，能耗不變可以等比例提高頻率（這是一個粗略的科學定律），頻率和功率的壓低帶來規模增長。

然而奔四就已經不提了，因為隨著溝道變短，工作電壓不能無休止下降了，單個晶體管的功耗縮減遠不如晶體管體積縮減來得快，而最近幾代工藝晶體管延遲長進又不大。

如果你問的是做很多核，現在就是這麼乾的。但是cpu一開始就不是完全的並行計算用的，pc上做太多核並不好用，基於成本和設計的考慮就變成了這個樣子。

面積增大，良率降低，兩者平衡的甜蜜點就是合適的面積。

非商用的、不在乎成本的、不走量的、性能敏感的晶元，是可以這麼做啊

面積和成本正相關，而且用戶需要的性能在工藝進步的前提下，稍稍增加設計複雜性就完全可以實現，沒必要增大成本。

發動機一個缸，馬力不夠，六個缸達到最有性價比，再往上，8，12，甚至16的時候，就已經得不償失了。燒掉的汽油很打程度上都用來克服發動機增大帶來的磨損消耗，發動機質量等做功了

CPU也一樣！

首先，可以明確的講，通過增大面積是能提高性能的，並且CPU面積和性能大致成正線性正相關。

其次，CPU發展這麼多年，格局已經成模式化。與之匹配的其他硬體也模式化了。所以改變CPU大小會帶動其他硬體的變動，雖然這個不是很難做到，但是也是因素之一。

最後，是最難的部分。就像機動車發動機是一個最重要的部件。摩托車的單缸遠比汽車的四缸便宜，汽車裡面的常見的3缸4缸6缸8缸12缸，他們的價格並不是單純的線性增長，一個12缸發動機的價格不是一個3缸發動機價格的四倍，而是幾十倍，甚至更貴。CPU一樣的道理。擴大面積會大幅提升成本，大幅降低良率，價格就會很貴了。不是做不出來，而是做出來了一般老百姓買不起！

關於工藝的東西我不懂。我想說的是，現在的方法的確是靠增大面積實現的。

在實際應用中，cpu必須考慮TDP，即散熱設計功耗。其跟運行電壓，運行頻率的平方，晶元等效電容(可以近似等效為晶元大小)正相關。而cpu的性能，主要跟運行頻率，等效電容相關。

隨著工藝的提升，cpu的運行電壓逐漸降低，但這個降速極其緩慢。為了增大性能，可以提高頻率，之前就是這樣的。然而十幾年前，頻率到4G左右，基本上到極限了，因為頻率提升上去之後，發熱太大了。

為了在控制功耗的情況下增加性能，cpu開始轉向多核設計。相對於單核來說，多核設計可以理解為增加面積來實現。只是，這個是相對的，因為隨著工藝的提升，cpu的核增多，實際面積卻並沒有太大改變。

當然，一味堆砌核心數量也不一定有用，因為很多程序並不會進行多線程，多進程設計，另外，操作系統對多核的調度等，這些問題導致1+1＜2，於是如何設計cpu單核內部結構，如流水線，分支預測等成為一個挑戰。

近幾年Intel的思路是，如何提高cpu的能效比，即在最低的功耗下實現最好的性能。酷睿系列被指擠牙膏，的確，每代的性能提升並不明顯，但是，考慮功耗的話，你會發現，能耗比提升還是很明顯了。

AMD ryzen也就3G多的主頻，七代酷睿默頻4G多，Intel把單核性能做到了極致。

你們不要忘記牙膏廠以前是賣膠水的啊……

@Forever snow 回答得很好了。

我這裡補充一個，封裝問題。

如果die面積過大，可能會面臨找不到適合大小的封裝，而如果開發並採用更大的封裝形式，又會導致更大的PCB面積。

因此即使是對良率要求不那麼高的軍品晶元，也不能接受無休止地增大面積來增加晶元上器件數目。

我記得這問題之前貌似看到過？在炮村吧？可以那麼做，但是沒必要，性能過剩的時代，那種就只有用於科研天文研究用的超級計算機了