在晶元設計中，為什麼有的晶元需要多個pll的ip？一般一個pll不就夠了嗎？

01-04

晶元設計菜鳥求助

PLL 除了頻率之外還有很多其他的指標，包括鎖定範圍、鎖定速度、相位雜訊、duty cycle、上升下降時間等等。通常來講頻率越高的PLL 在雜訊等方面的表現會越差。

理論上確實只要有一個PLL 就可以分頻出你想要的所有時鐘（非整數倍分頻不是問題），但是只用一個PLL 在所有時鐘上都滿足上面這些要求是不可能的（或者代價會極大）。

比如同一個晶元上有些時鐘對duty cycle的要求非常高但是雜訊要求低，有些時鐘對duty cycle幾乎沒有要求但是雜訊要求非常苛刻。如果你用同一個PLL 來生成那必須兩方面都要用最高標準（考慮到還要分頻，甚至還得更高），而且用的頻率可能要比這兩者都高……你敢提這種要求是會被打死的……

快答一個。

比如你的系統需要100MHz和150MHz，你可以搞一個PLL，生成600MHz源時鐘，然後分別分頻。

然後你的系統需要312MHz和273MHz，就需要兩個PLL來生成源時鐘了。

有的時候我就多放一個250Mhz的PLL，備用，萬一另外一個PLL壞了呢；萬一最後片上達不到273MHz呢。

嗯，可能還有別的原因。

在複雜的板級設計中，通常需要考慮如何屏蔽干擾的問題，通常從如下三個維度去考慮，頻率維度上隔離，時間維度上隔離，空間維度上隔離。

現在晶元規模越來越大，很多以前板級的問題現在都要放到晶元級去考慮，所以題主的問題從這個角度去考慮就很容易解釋了。除了上面回答提到的不同時鐘域所需要的頻率不同外，還有比如說模數混合的晶元對於數字和模擬部分時鐘質量要求不同，模擬部分需要在空間上頻率上和數字電路時鐘隔離屏蔽干擾，獨立的時鐘鏈路可以減少串擾。其實和晶元里對不同模塊供電要求不同類似。

題主可以看一下晶元手冊不同PLL對應的模塊，就知道設計多個PLL的邏輯了。

@philewar 的解釋差不多了，我補充個例子吧。

如果題主的晶元里比如說有USB介面，由於這種變態的介面要求必須系統提供48M的時鐘，那是不是就把我整個系統都綁架了？因為如果PLL輸出分頻要提供48M，那其它模塊的時鐘也只能是48M的整數倍了，換言之就是48M，96M，再往上普通的工藝設計起來就有點吃力了。

那如果晶元里對時鐘有要求的不止USB一個模塊呢？且不說晶元里的射頻部分一般都自帶了專用PLL，其它任何一個數字模塊如果出現無法滿足的時鐘需求就只能增加PLL了。

性能要求不一樣，太高頻率也不能拉的太遠