微電子行業的具體工作是怎麼樣的？

01-04

本人大三微電學生，想知道從事微電專業設計方向畢業後具體的工作內容以及比例，希望具體到使用verilog編程這類的內容。

謝邀。（1）寫代碼比例約10%。公司里很多代碼都已經有積累，改改就會用到新的項目上。你到了公司，會負責一些模塊，這些模塊大部分以前就有，你需要成為維護者，跟隨項目進行更新，添加新的feature。即便寫代碼，也要不了多少時間，與日後維護的時間相比不值一提。（2）模擬驗證，各種測試和debug佔70%。代碼搞定，剩下的就是維護，前期代碼寫得好就很爽，代碼寫的爛以後就是無窮無盡的折磨。這個沒法細談，學生也不會懂，因為沒見過大項目。總之，寫代碼的10%會直接決定後面的70%你是累得像條狗，還是悠閑得像條狗。（3）其餘諸事。

我來回答一下數字後端工程師的具體工作。

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晶元後端設計，看似只是將網表中的晶體管擺放好。但並不是如同磚頭砌牆那樣簡單粗暴。它是一門兼具形式美和工程實踐需求的技術。形式美，直接來源於功能內容和需求，在後端設計的環節中，數以萬計的標準單元如散亂的點點繁星，卻在功能、時序等滿足的前提下，尋求各個Block之間的依賴關係，進而使晶元內部之間呈現出和諧與穩定。

數字晶元後端工程師主要工作就是接收數字前端提交的代碼，最終交付一個完整的晶元布局布線結果。

數字晶元後端設計環節一般都是晶元項目驅動。晶元也分很多種，大小不同，難度不同。簡單按功能劃分，主要類型有 WIFI晶元、BLE晶元、RFID晶元、音頻晶元、感測器晶元、汽車電子、手機晶元等等。

這裡就拿一個比較小的晶元舉個例子，讓大家大概了解設計一個晶元的前前後後的工作，整個項目大概三個月時間。

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項目一般分三個階段，因為每個階段的數據質量不一樣，所以每個階段的目的也不一樣。

1.0階段：

前端數據：

給一個初始的網表，這個網表要求包含了所有的IP，包含了所有的PAD，有基本的CLOCK結構。

後端工作：根據PAD和IP調整出大概的布局情況，對於IP的形狀和出pin的位置給出具體的建議和IP團隊協商。

對於布局做POWER和GROUND的規劃，PG的寬度，間距，全局PG怎麼走，PG的設計是否滿足對於最大電壓降的要求？

PAD的擺放是否滿足ESD的要求，PAD RING的走線怎麼設計？

嘗試不同的布局，得到最小的可以繞線繞通的布局，追求極限。

檢查後端時序工具和前端時序工具的一致性（有的時候庫有問題，有的時候sdc有問題）

2.0階段：

前端數據：這個網表所有要用的IP和PAD數量都已經freeze，時鐘結構(包括DFT)都已經完成，前端工具在合理的uncertain下面，時序乾淨。

後端工作：根據這版網表確定最終的布局，PAD擺放和IP的custom routing需要開會進行初步review。

開始做時序收斂，仔細分析時鐘結構（不斷的和前端進行溝通），分析繞線結果，做到時序收斂（包括setup和hold），進入signoff工具查看時序一致性。

開始看physical verification的結果，確保base layer（即metal層以下的，例如poly AA等）沒有問題，所有的問題都可以在最終版修復。

布局布線前的網表和布局布線後的網表進行一致性檢查。

3.0階段：

前端數據：網表數據基本freeze，時鐘結構不會再進行變化，可以有微小的調整，但僅限於ECO實現。ECO一般分為兩大類。

Function ECO：局部的改動邏輯功能，例如將cell的連接關係改掉，或者增加刪除inverter等。

Timing ECO：PT/Tempus優化分析後吐出的timing優化腳本。

後端工作：做時序收斂，並且保證在時序signoff工具中時序收斂，然後開始清所有的錯誤（DRC/LVS/TIMING/IR/ERC ...）,沒日沒夜的進行迭代，直到最終的流片。

晶元設計具體流程，請參見文章

數字集成電路的設計流程簡介

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4 被工藝角和蒙特卡洛折磨的欲仙欲死 10%

5 實在沒別的能做了只能等待模擬跑完 30%

6 改完schematic之後等待layout工程師改layout 20%

我來說下微電子行業中的一個分支---MEMS。

作為從業人員，哪個公司出了什麼產品，基本上沒發布就知道了，從業人員極少，基本就幾個院校幾個公司的。

再就是基本上跳槽就這幾個公司。

遂，現在準備學AI，據說很有前途。目前在用MATLAB做圖像處理。。。

我想樓主是想知道IC設計行業，或者更具體的數字IC設計行業的具體工作吧。一顆晶元從設計到流片，按照大類分工可以分為下面幾個Team：

前端：主要通過設計硬體語言(Verilog或VHDL)設計電路並模擬，以確定能夠實現所需功能並找到潛在bug。在公司中，一般是一個人負責一個或者幾個模塊，而且從零開始的設計也不多，大多數是從前人設計的基礎上改進或者增加功能。很多小的功能模塊都可以復用。

綜合：不同公司可能分工不同，但據我所知，不少大公司是專門有人做綜合的。這一步把verilog或者VHDL的設計轉換成一系列邏輯門和觸發器組成的電路。同樣，這部分也是分模塊進行的。

DFT：Design For Test。現代超大規模集成電路的晶體管數量巨大，功能極其複雜，因此流片後如何測試以及如何快速找出問題根源就變得十分必要。這一步主要是插入一系列Test電路，以便流片後的各種測試。

後端：這部分就是把電路中的成千上萬乃至百萬千萬的邏輯門和觸發器以及memory在指定的尺寸內擺好，用金屬線連接，在滿足一系列時序約束，設計規則的前提下，最終生成可以用於foundry生產的GDS文件。因為晶元尺寸越來越大，功能原來越複雜，這一部分已經成為數字IC設計的重大挑戰。

讀研之後才能做以上工作，不然只能找個foundry，處理hold lots了

20%開會

15%寫代碼

15%看看文檔和別人寫的代碼

20%點button和分析結果

10%寫腳本減少寫代碼和分析結果的時間

10%寫郵件

10%工作無關的事情