半導體元件物理的掌握程度對IC設計有什麼影響？
謝謝@薛矽邀。
基本上來說，數字designer對工藝的掌握和器件基本知識的要求要低些。了解mos，知道大概怎麼model，理解器件帶來的delay，就可以勝任大部分數字工作了。
這樣也蠻好，工程師就可以把精力都放在系統上。模擬工程師基本上是必須掌握器件知識。拿開關電容電路來說，要消除掉非理想的因素，達到高精度的加減法，就必須了解非理想的因素來自哪裡。比如電容......上極板和下極板就是不同，不同偏置的容值就是不同。要了解細節才能在設計中不掉坑裡。才能設計得好。
做power，對器件的了解就要求更高了。有時候有人會認為，我們都有模擬了，那做電路就是做到模擬通過就行。
如果真那樣，我們就真求之不得了。恰恰相反，很多時候晶元回來，就是不像模擬的那樣工作。這時候怎麼辦？模擬的東西太理想啦，模型也不一定能囊括所有的東西。所以這時候需要器件的知識才能告訴你晶元上到底可能發生了什麼。大概就這樣。謝邀. 一直沒看到這個邀請的說... layout中間來答一下..
大體上, 設計越是偏向自主設計, 越是需要考慮各種器件的物理性狀.
如果是像樓上 馮敬堯 所說的, 數字IC設計的(基於Standard Cell? 我猜? 猜錯了請告知...) 那麼器件的物理參數完全沒有什麼卵用... Standard Cell的版圖都是(ARM?)公司畫好的, 他們能保證這個Cell是能做出來的最小尺寸 (甚至畫版圖的時候有專門的一層 xxLogic 用在Standard Cell上, 允許MOS形狀和有效層間距比正常的更小).
而我們偶爾用到的自主設計, 則是需要對器件等的物理性狀了解的很清楚: 典型的一個就是Design Rule Check (DRC)裡面的Antenna Rule - 這條規定的大意就是不允許出現某層及以上金屬面積過大, 而沒有經過Tie-down (也即沒有通過反置二極體連接到襯底). 對於這條規定, 有不少滿足的方法, 直接加Tie-down cell是最直接的然而也是最不酷的辦法(我認為). 一般我是會通過利用Standard Cell走線的方法使得其內部的二極體分散這些金屬層. 是在做不到才會強行加Tie-down cell.
另外一個就是MOS管的各種用法和各種Layout-induced LVS error. 大概意思就是有些時候, 你認為自己畫出了一個NMOS:
然後隨手加了一個Contact:
再就是, 許多時候設計走線, 還是需要考慮導線有效電容/有效電阻的. (話說 @yuki nagato 那天記得我問你關於無窮網路的問題其實Design Manual 裡面有寫答案...) ; 不僅是考慮Driving Strength, 也是考慮網格電壓降的情況.
恩... 少刷知乎多Layout.. 畫版圖惹... (′?_?`)對於我們這種搞前端的人而言，沒有任何影響。除了看後端的報告，修一些outbound，timing ECO的時候會簡單考慮一下，但也不需要知道那麼細。只需要知道什麼cell驅動能力強，什麼cell各種corner case下穩定性更好等即可。而這些都只是對比其他同類cell大概毛估一下，不需要什麼理論。
我覺得挺有用的。
我自己到目前最大的收益，就是對各種cap理解了好多。特別是MOS CAP， NCAP, PCAP, PMOS CAP和NMOS CAP。
還有設計的時候就會考慮各種Nwell to sub diode，T-well to Deep Nwell diode這些帶來的parasitic的影響， 等等。這是個有意思的話題。
半導體設計整個知識體系是結構化的。我們要先學半導體物理，再學半導體器件模型，然後學電路原理，學各種電路模塊，學整個電路系統。
我們在做IC設計的時候，一般最多在器件模型的層面思考。比如給我一隻晶體管，我只會想它的電流電壓關係，寄生電阻電容，而不會去想它的電子空穴。如果是系統設計，則更多的在電路模塊的層面思考，電路模塊的增益帶寬雜訊之類的，而不會去想晶體管的電流電壓。
注意我上面說的是一般情況。那什麼時候會出現「不一般」情況呢？我認為是在遇到難以解決的問題時。我們在結構化知識的時候會進行假設和簡化，有些極端的情況下這些假設和簡化不再成立，會造成在這個結構化層面沒法解決的問題。這時候我們需要回溯到更基礎的層面來思考。這樣一層一層回溯下去，就需要使用到半導體物理的知識了。
我認為科班與非科班的主要區別不在於有沒有上幾門課，而在於是否具備這種回溯到最基層的能力。回溯能力也決定了你解決問題的能力。不只IC設計，任何專業都是這樣。
我聽朋友講過一個很神奇的例子。有人在電路里用到了一個溝道非常長的晶體管，測試結果和模擬結果怎麼也對不上，後來沒辦法一回溯，發現是溝道太長，模型的准靜態假設不成立了。後來在模型里打開非准靜態的開關，結果馬上就能對上。如果沒有打下半導體物理的基礎，我想無論如何也想不到這個點上的。
如果現在問我很具體的半導體物理知識，我也答不上來。但是之前學過思考過，那個印象還存在，如果有需要，我相信花點時間就能撿回來。
IC設計本身就是很籠統的說法，像搞數字IC的，他們前後端分的非常清楚，界限分明，絕大部分人只做那麼一小部分，做數字還能從頭做到尾的那是大牛。
但是如果講到模擬IC那就不一樣了，前後端界限很模糊，在學校階段做的項目從設計電路到畫layout、後仿，到交付GDS數據，甚至流片回來測試全程就你們那麼幾個人在搞，到了公司你還得跟layout工程師交流，你說你不懂半導體器件物理？卧槽，很難。其實，模擬IC設計的那幾本Bible你仔細看preface，大神們告訴了你在讀他的書之前你需要知道哪些東西，必然包括半導體器件物理方面的要求。儘管書中會有章節講到這些基礎內容，但我覺得那些多半是給那些已經學過器件物理的人復慣用的，假如你是個智商普通的門外漢想通過短短一個章節就搞懂器件物理，那我只能說你想多了。–––––––––––––––––––
我已經工作了，剛剛提醒我有了一個贊，想起來回答過這個問題，稍微補充一下吧，算是更新。去年的時候開始找工作，面試了很多公司，有成功也有失敗，總的來講，如果面試的時候你能展現出你對半導體物理和器件的知識可以給你加不少分，甚至假如你原來對器件這方面理解的很精深，抑或是讀過器件建模方面的書，比如，operation and modeling of the MOS transistor之類，即便拉神、Gray等大神的們的電路你還有不明白的地方，你沒有過tapeout，沒有關係啊，你可以把面試變成你的獨角戲，你可以牽著面試官的鼻子走啊！你展現出對基礎知識的精深會讓面試官覺得你很有潛力，你現在不用很厲害嘛，來了我們教你做電路啊。
舉個反例吧，要對不住我的一個同學了，他進了某公司的技術面了，MOS管做電容的時候有很經典的C_V曲線，面試官需要他解釋一下，其實很簡單的問題，任何一本半導體物理或者器件的書上都會講的很明白，他忘了。或者也從來沒認真思考過電路中MOS管做電容的條件是什麼，為什麼這樣的問題，儘管有師兄力薦，在公司缺人需要發展的前提下，我的這位同學仍然被pass掉了，甚至給了第二次面試的機會，但是第一輪給面試官留下的對半導體物理一無所知的印象還是太差了。所以說，你不懂半導體物理器件，怎麼能來做模擬電路工程師呢？假如我以後成為面試官，這方面的問題也會是首選考察的。/2016.6.30影響取決於你做什麼, 你需要知道物理性能的程度很大程度上取決於你要做的東西對於process variation的敏感程度
數字IC:1. verification: 基本把自己當成一般寫代碼的就可以了2. 只是寫verilog的designer: 對於元器件物理性能有個大致了解就可以了, 邏輯更加重要, 剩下的交給vendor
3. 負責具體CELL和LIB的: 那要求就要高一些了, 因為這個已經和layout打交道了, 在優化性能和省面積的時候肯定要考慮物理性能的.4. fab: 這個我沒接觸過, 不過因為更加底層, 所以應該要求會更高一些.模擬IC:
基本所有的做模擬IC的designer都要懂元器件性能的, 因為基本上你就是一個人負責從schematic到layout所有的東西, 所以都是要知道的. 不過還好就那麼幾十個很少過100個管子的, 也沒有想像中那麼麻煩.高頻IC:單獨列出來是因為雖然是模擬IC的一部分,但是這個東西對於process variation更加敏感, 所以么就要更加了解了.研究生期間的科研方向是模擬IC設計，做了3年。畢業後從事數字IC驗證，到目前將近一年了。雖然我是新人，但也談談自己的體驗。做模擬IC設計的時候，還是需要一些半導體器件與物理知識的，但並不需要太深入。比方載流子的遷移率、MOS器件的結構與原理、寄生效應、閂鎖效應、各種cap與res的結構與區別等。我自己的半導體物理基礎很差，但感覺模擬IC涉及到的器件物理知識還是比較好掌握的，難點並不在這裡。畢業後跨方向就業，推翻了重新學，感覺數字IC與模擬IC的設計思路挺不一樣的。數字IC規模更大，考慮的問題很有概括性，也比較宏觀。我花了一段時間才適應這種思維方式。我以前就數字IC的前端來看，幾乎不需要器件物理的知識，即便你完全不懂MOS管是個神馬東東，也幾乎不影響你勝任自己的工作。
總之，我覺得無論是模擬還是數字IC，只要做設計，器件物理的知識並不是重點和難點，反倒從系統層面去考慮問題蠻重要的。當然只是一個新手菜鳥的看法，請大家批評指正
不知道你這裡指的是模電ic還是數電ic…假設你指的是數電ic，在設計前期（前幾年）不需要半導體基礎，主要是要求掌握數字電路的各個電路類型和實現方式（Verilog HDL或是VHDL）；在設計中期會做一些低功耗或是高性能的優化，屬於系統層級，也是不需要半導體知識的；在設計後期，主要是考慮到更低功耗的要求，需要設計者能夠很清楚的知道器件的物理結構和一些半導體知識。具體可以參見Prof.Rabaey的Low Power Design Essentials或是Digital Circuits: A Design Perspective。希望對你有幫助！Go Bears！
取決於做什麼方向。比如Analog的話，其實一個好的designer對device的了解是必不可少的。在一些fabless的公司做design可能沒有很深體會，畢竟所有PDK都是foundry給的。但是在很多的IDM，比如典型的那幾家analog major player，很多時候designer會根據需求來request一些product/application specific的device，比如ultra low leakage或者high voltage的device。這個時候只有了解device本身運行的機理才能知道哪些request是合理的，或者用了之後會有什麼其他的trade off。況且，對於analog而言，各家的工藝都有所差異，一些好的產品未必是用最新的technology platform做出來的，這個時候為了達到和競爭對手相似的performance/area，一些公司甚至會有designer親自修改device的情況發生。業界margin最高的linear，也就是現在ADI的一部分，就是這麼做的，而這麼做的基礎就是對device technology的了解。但是作為IC designer，並不需要像專業的device engineer或者modeling engineer了解的那麼深入，通常上一門graduate level專門的device課並且學懂就行了，大致就是Yuan Taur的fundamental of modern vlsi devices和胡正明教授的Modern Semiconductor Devices for Integrated Circuits的程度，當然越深越好。以上是個人的理解。
從業十幾年混過多家IC公司，說句不太好聽的：在我待過的IC公司里薪水最高的工程師沒幾個懂這些的……
取決於你以後想幹什麼。數字不論前端後端，都基本不用。模擬還是需要了解的，個人覺得高水平的模擬工程師對這個應該是比較精通的。
恕我直言，你就算懂，絕大多數時候也沒卵用。。。因為困擾你的多半不是這些。
就算不懂問題也不大。術業有專攻。對模擬影響極大 對數字影響很小
影響不大，會有一堆SOP規定，你只要知道開車，學駕照，需要知道車子構造嗎？大體框架知道，具體細節直接規定標準規定下來。最方便的地方是明白集體協作在工作中的作用。你腦子能裝多少逼數
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