電路為什麼要有觸發器這種結構？

所以就需要觸發器存儲中間值，結構如下：

所以在實際的電路系統中，是由時序邏輯與組合邏輯共同組成。時序邏輯儲存中間值，可分割組合邏輯，讓每個組合邏輯變成一小塊。流水線就是這樣，能提高時鐘頻率，增加系統吞吐量，讓每個模塊的利用率達到最大。如下圖所示：

設計觸發器時，需要注意觸發器的幾個時間特性，滿足這些特性觸發器才能正常工作：
建立時間（T setup time）：是指在時鐘沿到來之前數據從不穩定到穩定所需的時間，如果建立的時間不滿足要求那麼數據將不能在這個時鐘上升沿被穩定的打入觸發器。
保持時間（T hold）：是指觸發器的時鐘信號上升沿到來以後，數據也必須保持一段時間，數據保持不變以便能夠穩定讀取。如果保持時間不滿足要求那麼數據同樣也不能被穩定的打入觸發器。
數據輸出延時（Tco, Clock-to-Output Delay）：當時鐘有效沿變化後，數據從輸入端到輸出端的最小時間間隔。

為避免競爭冒險，需保證 Thold &< Tco ＋T logic-min ,也就是確保在新的時鐘周期，新的 數據不會在小於 Thold 時間內到達寄存器，否則會衝掉之前的數據，從而可能導致Thold 時間不滿足。

注意只有建立時間（T setup time）與 數據輸出延時（Tco, Clock-to-Output Delay）是在critical path上，是電路delay，如下圖：

最後說下，觸發器的內容一定要認真理解，這個是整個數字電路的基礎。

你說到了同步非同步，那我說下非同步電路吧。非同步電路不需要時鐘，低功耗，速度快，但需要用大量握手信號來同步電路，設計起來很複雜，目前還是非主流，至少十年內時序同步電路仍會是主流。

-----------------------------------------------流水線分割------------------------------------------------------

PS.有小夥伴說最好擴充下流水線(pipeline)知識，那我補充下吧

pipeline是將組合邏輯進行分割，能讓任務以類似並行方式處理，提高系統頻率，提高吞吐量(throughput).

舉個例子，假設洗衣分為四個步驟，分別在四個設備上進行，其中漂洗機器，烘乾機器，在衣架上摺疊衣服，把衣服放進柜子里各用30分鐘，全過程需兩小時。現有四個人去洗衣服，若sequential處理，一個人完成全步驟別人才開始，每人兩小時，四個人共用八小時。如下圖：

但如果利用pipeline式的流水處理，當某人完成某步驟，其所用的設備就空閑了，後面的人就開始使用，四個人洗衣服只用3.5小時就能完成。如下圖：

注意，pipeline只是提高系統的吞吐量，不能改善單個任務的latency。在實際電路中是在組合邏輯中插入register，分割組合邏輯，實現pipeline，而register讀寫也需要時間，所以單個任務的執行時間反而會增長。另外在分割組合邏輯時，使分割後的每段處理時間盡量相同，因為系統時鐘是由最慢的那段決定的。如下圖：

總結：

一個經典的五級流水線處理器如下圖：

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PS. 得到大家這麼多贊，那補上另一個關於流水線中會出現的hazards的成因與解決方法的回答是否有既用到 狀態機 又用到 流水線 的module? - young cc 的回答

http://www-inst.eecs.berkeley.edu/~cs61c/sp15/lec/09/2015Sp-CS61C-L09-kavs-SDS-1up.pdf

http://www-inst.eecs.berkeley.edu/~cs61c/sp15/lec/13/2015Sp-CS61C-L13-kavs-Pipelining-1up.pdf

@young cc的回答已經非常好了，我再補充一點他沒有詳細提到的東西。

code：
a=2;b=3;
c=a*b;
print c；

output：
6


這樣的一個過程，我們需要一個乘法的規則。

組合邏輯電路由基本的邏輯門組成，內部沒有反饋迴路。所以組合邏輯的輸出端和輸入端狀態有著唯一的與電路先前狀態無關的邏輯約束條件。通過將不同的邏輯門按特定的連接方式進行組合，所得到的約束條件能夠映射到特定的數學函數上，我們就可以用這個電路實現對應的數學函數上運算的功能了。類似於乘法器這類電路就是提供了一個運算的規則，相當於一個

*


提供的意義一樣。

但是組合邏輯的問題是只要輸入端的信號撤走了，輸出端的結果也就不見了。就好比你在心算2*3的結果，然後在腦子裡得到了6，沒寫在草稿紙上就去看下一步要幹什麼，結果回來還要重新算一遍2*3，記在草稿紙上，然後代入下一步的式子里。「記在草稿紙上」就相當於用觸發器把它存起來。

其實就是同步電路和非同步電路的區別。兩者的優缺點對比詳情見書和wiki。

簡單說非同步電路，它的優點是面積小，速度快；缺點是易受干擾，出現亞穩態。非同步電路的一堆優點也抵不過它這個致命的缺點，試想你會選擇一個非常不靠譜的傢伙么？所以只有在一些特殊的場景下才會用非同步設計。

同步基本就是非同步的對偶，而我們是可以忍受同步的缺點，面積大就大唄，速度慢就慢唄，但是起碼能靠譜工作啊，這些缺點以後還可以隨著工藝和基礎研究的發展逐漸彌補。 兩者的優缺點導致了現狀：非同步設計的研究遠沒有同步深入廣泛，目前的電路設計主要集中在同步。

觸發器是 實現 數字(時序)邏輯的一種方式。

題主能問出這個問題，想必功課很好，已經開始考慮書本以外更深層次的東西了，這個習慣一定要保持住啊！

@young cc的答案很詳細，但是我猜測對於題主來說可能不夠「解癢」，所以嘗試從另一個角度答一下「電路為什麼要有觸發器這種結構？」這個問題：

首先要說的是，非線性大法好。宇宙中非線性是一般存在，而線性才是特例，需要忽略很多高階量才能得到一個線性關係。所以，線性關係在解決實際問題的時候一般沒什麼用（電阻是線性元件，但是也需要忽略電流過大燒化了帶來的斷路這個非線性關係）。

然後是對於數字電路來說，一般非線性關係用處也不太大。因為數字電路中狀態值才是有意義的，0和1以外的其他值都沒有用，所以傳遞函數或者說響應曲線如果是單值函數的元件也可以拜拜了，因為輸入輸出是一一對應的，無法根據不同的情況輸出不同的狀態值。因此，數字電路需要的是傳遞函數為多值函數元件，最好是二值函數，分別對應0和1。

然後就是要介紹一下雙穩態的概念。數字電路里的元件單單二值函數還不行，還得能保持住，比如類似於這種二值函數，電路本身並不知道應該取正值還是取負值來輸出。要確定最終輸出的狀態值，需要根據之前一段時間的輸入來確定，就好比下面這個圖（隨便Google了一個光學雙穩態的圖，看個意思），箭頭可以理解為時間。這樣一來，對於任意輸入，輸出都是穩定的或者，這就是雙穩態的含義。

剛才提到了輸出由前一段時間的輸入來確定，這裡包含了時間和強度兩個變數，所以是個信號的概念，我們稱之為觸發信號，輸出裝態由觸發信號來確定。

最後就是，具備上述雙穩態特性的元件，我們稱之為觸發器。有了觸發器，才能夠根據不同的輸入信號來輸出不同的狀態值。然後，我們才能夠用應用觸發器來實現邏輯電路，進行邏輯運算。在我個人的理解里，觸發器是數字電路的基礎，沒有觸發器就沒有數字電路。

其實上面的回答，甚至高票的，都沒回答到點子上。

觸發器最大的好處，是把系統這個巨大系統，分解成為小的功能。

簡而言之就是同步化。

設計電路的時候你可以精確地知道在哪一個時刻獲得什麼結果，這樣功能設計變得有可能。

如果沒有觸發器，組合邏輯鏈有長有短，天知道我這個輸入進去，測到的是哪個時候的輸出。

不可預測，就談不上設計。

觸發器能讓數據在一個或者多個時鐘的控制下有序傳遞，是同步數字系統的基礎。這樣設計簡單，也便於進行時序分析，便於最終的物理實現。

觸發器的作用是存儲，而存儲是計算或者說演算法的要素。

工程上，觸發器使用起來比其它類型的memory更方便靈活

電路當然可以沒有FF，那就是組合邏輯。

但是複雜的電路系統光有組合邏輯這樣還不夠。所以你需要時序電路來控制。時序電路的核心就是FF。

當然你也可以設計成非同步電路。那就要涉及到很複雜的模塊之間的溝通問題，一堆握手協議，反而會讓電路變複雜，也不穩定。

同步電路還是主流設計方法。