半導體製程，經歷了哪些重大的發展節點？

01-01

想整體學習一下半導體製造行業的製程節點, 網路上的都不夠詳細,誰有介紹,或者了解多一些的,大家回答一下,我做下整理.

既然FINFET已經說過了，那我來答幾個老的吧。

第一個當然是諾伊斯發明的集成電路，這是真正的祖師爺，按照Kilby的辦法是做不大的，只有諾伊斯是真的可以大規模量產的，後人做的改進再大也不如他的貢獻大。

之後的工藝節點不分先後，我想到哪裡說到哪，說的都是大殺器級別的。

Implant，在之前都是摻雜，靠高溫擴散，橫向擴散和縱向一樣多，線寬根本做不下去啊！有了離子注入，簡直是爽呆了有木有。

Dry etch，之前都是濕法，各向同性，和上面同理，不多說了。

Spacer 自對準，又不要光刻又能給溝道橫向擴散留出空間，搞到後來不是自對準的工藝fab都各種不爽，其實就是懶。

Cu 導線和CMP，解決了鋁線的電遷移問題，還減少了電阻提高了速度。CMP更是影響深遠的工藝，已經成了標準工藝了。

High K Gate，解決了SiO2厚度不夠，隧穿電流太大的問題。

Stressed Silicon，居然載流子遷移率還能提高，太牛逼了。

才疏學淺，脫離fab一線很久了，希望大神繼續補充。

這個回答的信息量有點大，供參考。

題主的問題是半導體製造的製程節點，那麼也就是指所謂"XXnm"的節點的意思。這裡面有多方面的問題，一是製造工藝和設備，一是晶體管的架構、材料。前者我完全不懂，所以不來獻醜，後者有不少涉及到一些比較常識的問題，所以可以寫一點，供大家參考指正。還有，晶體管的製造只是前端而已，集成電路的後端，包括互聯等等，也是每個技術節點都會進步的一大課題，這部分我也完全不懂，所以不涉及。

下面的答案里僅僅討論晶體管製造的技術節點。

首先回答技術節點的意思是什麼。常聽說的，諸如，台積電16nm工藝的Nvidia GPU、英特爾14nm工藝的i5，等等，這個長度的含義，具體的定義需要詳細的給出晶體管的結構圖才行，簡單地說，在早期的時候，可以姑且認為是相當於晶體管的尺寸。

為什麼這個尺寸重要呢？因為晶體管的作用，簡單地說，是把電子從一端(S)，通過一段溝道，送到另一端(D)，這個過程完成了之後，信息的傳遞就完成了。因為電子的速度是有限的，在現代晶體管中，一般都是以飽和速度運行的，所以需要的時間基本就由這個溝道的長度來決定。越短，就越快。這個溝道的長度，和前面說的晶體管的尺寸，大體上可以認為是一致的。但是二者有區別，溝道長度是一個晶體管物理的概念，而用於技術節點的那個尺寸，是製造工藝的概念，二者相關，但是不相等。

在微米時代，一般這個技術節點的數字越小，晶體管的尺寸也越小，溝道長度也就越小。但是在22nm節點之後，晶體管的實際尺寸，或者說溝道的實際長度，是長於這個數字的。比方說，英特爾的14nm的晶體管，溝道長度其實是20nm左右。

這裡就涉及到三個問題：

第一，為什麼要把晶體管的尺寸縮小？以及是按照怎樣的比例縮小的？這個問題就是在問，縮小有什麼好處？

第二，為什麼技術節點的數字不能等同於晶體管的實際尺寸？或者說，在晶體管的實際尺寸並沒有按比例縮小的情況下，為什麼要宣稱是新一代的技術節點？這個問題就是在問，縮小有什麼技術困難？

第三，具體如何縮小？也就是，技術節點的發展歷程是怎樣的？在每一代都有怎樣的技術進步？這也是題主所提的真正的問題。在這裡我特指晶體管的設計和材料，前面已經說明過了。

下面盡我所能來回答，歡迎指正。

------------------------------------------------------------------------

第一個問題，一部分的答案已經說了，因為越小就越快。這個快是可以直接翻譯為基於晶體管的集成電路晶元的性能上去的。下面以微處理器CPU為例，首先上圖，來源是40 Years of Microprocessor Trend Data

這張圖的信息量很大，這裡相關的是綠色的點，代表CPU的時鐘頻率，越高當然越快。可以看出直到2004年左右，CPU的時鐘頻率基本是指數上升的，背後的主要原因就是晶體管的尺寸縮小。

另外一個重要的原因是，尺寸縮小之後，集成度（單位面積的晶體管數量）提升，這有多個好處，一來可以增加晶元的功能，二來更重要的是，根據摩爾定律，集成度提升的直接結果是成本的下降。這也是為什麼半導體行業50年來如一日地追求摩爾定律的原因，因為如果達不到這個標準，你家的產品成本就會高於能達到這個標準的對手，你家就倒閉了。

還有一個原因是晶體管縮小可以降低單個晶體管的功耗，因為縮小的規則要求，同時會降低整體晶元的供電電壓，進而降低功耗。

但是有一個重要的例外，就是從物理原理上說，單位面積的功耗並不降低。因此這成為了晶體管縮小的一個很嚴重的問題，因為理論上的計算是理想情況，實際上，不僅不降低，反而是隨著集成度的提高而提高的。在2000左右的時候，人們已經預測，根據摩爾定律的發展，如果沒有什麼技術進步的話，晶體管縮小到2010左右時，其功耗密度可以達到火箭發動機的水平，這樣的晶元當然是不可能正常工作的。即使達不到這個水平，溫度太高也會影響晶體管的性能。

事實上，業界現在也沒有找到真正徹底解決晶體管功耗問題的方案，實際的做法是一方面降低電壓（功耗與電壓的平方成正比），一方面不再追求時鐘頻率。因此在上圖中，2005年以後，CPU頻率不再增長，性能的提升主要依靠多核架構。這個被稱作「功耗牆」，至今仍然存在，所以你買不到5GHZ的處理器，4G的都幾乎沒有。

以上是三個縮小晶體管的主要誘因。可以看出，都是重量級的提升性能、功能、降低成本的方法，所以業界才會一直堅持到現在。

那麼是怎樣縮小的呢？物理原理是恆定電場，因為晶體管的物理學通俗的說，是電場決定的，所以只要電場不變，晶體管的模型就不需要改變，這種方式被證明效果最佳，被稱為Dennard Scaling，提出者是IBM。

電場等於電壓除以尺寸。既然要縮小尺寸，就要等比降低電壓。

如何縮小尺寸？簡單粗暴：將面積縮小到原來的一半就好了。面積等於尺寸的平方，因此尺寸就縮小大約0.7。如果看一下晶體管技術節點的數字：

130nm 90nm 65nm 45nm 32nm 22nm 14nm 10nm 7nm (5nm)

會發現是一個大約為0.7為比的等比數列，就是這個原因。當然，前面說過，在現在，這只是一個命名的習慣，跟實際尺寸已經有差距了。
----------------------------------------------------------------------------------
第二個問題，為什麼現在的技術節點不再直接反應晶體管的尺寸呢？

原因也很簡單，因為無法做到這個程度的縮小了。有三個原因是主要的：

首先，原子尺度的計量單位是埃，為0.1nm。

10nm的溝道長度，也就只有不到100個硅原子而已。晶體管本來的物理模型這樣的：用量子力學的能帶論計算電子的分布，但是用經典的電流理論計算電子的輸運。電子在分布確定之後，仍然被當作一個粒子來對待，而不是考慮它的量子效應。因為尺寸大，所以不需要。但是越小，就越不行了，就需要考慮各種複雜的物理效應，晶體管的電流模型也不再適用。

其次，即使用經典的模型，性能上也出了問題，這個叫做短溝道效應，其效果是損害晶體管的性能。

短溝道效應其實很好理解，通俗地講，晶體管是一個三個埠的開關。前面已經說過，其工作原理是把電子從一端(源端）弄到另一端(漏端），這是通過溝道進行的，另外還有一個埠（柵端）的作用是，決定這條溝道是打開的，還是關閉的。這些操作都是通過在埠上加上特定的電壓來完成的。

晶體管性能依賴的一點是，必須要打得開，也要關得緊。短溝道器件，打得開沒問題，但是關不緊，原因就是尺寸太小，內部有很多電場上的互相干擾，以前都是可以忽略不計的，現在則會導致柵端的電場不能夠發揮全部的作用，因此關不緊。關不緊的後果就是有漏電流，簡單地說就是不需要、浪費的電流。

這部分電流可不能小看，因為此時晶體管是在休息，沒有做任何事情，卻在白白地耗電。目前，集成電路中的這部分漏電流導致的能耗，已經佔到了總能耗的接近半數，所以也是目前晶體管設計和電路設計的一個最主要的目標。

最後，製造工藝也越來越難做到那麼小的尺寸了。

決定製造工藝的最小尺寸的東西，叫做光刻機。它的功能是，把預先印製好的電路設計，像洗照片一樣洗到晶片表面上去，在我看來就是一種bug級的存在，因為吞吐率非常地高。否則那麼複雜的集成電路，如何才能製造出來呢？比如英特爾的奔騰4處理器，據說需要30多還是40多張不同的設計模板，先後不斷地曝光，才能完成整個處理器的設計的印製。

但是光刻機，顧名思義，是用光的，當然不是可見光，但總之是光。

而稍有常識就會知道，所有用光的東西，都有一個本質的問題，就是衍射。光刻機不例外。

因為這個問題的制約，任何一台光刻機所能刻制的最小尺寸，基本上與它所用的光源的波長成正比。波長越小，尺寸也就越小，這個道理是很簡單的。

目前的主流生產工藝採用荷蘭艾斯摩爾生產的步進式光刻機，所使用的光源是193nm的氟化氬(ArF)分子振蕩器（這個名稱記不清了）產生的，被用於最精細的尺寸的光刻步驟。

相比之下，目前的最小量產的晶體管尺寸是20nm (14nm node)，已經有了10倍以上的差距。

有人問為何沒有衍射效應呢？答案是業界十多年來在光刻技術上投入了巨資，先後開發了各種魔改級別的暴力技術，諸如浸入式光刻（把光程放在某種液體里，因為光的折射率更高，而最小尺寸反比於折射率）、相位掩模（通過180度反向的方式來讓產生的衍射互相抵消，提高精確度），等等，可歌可泣，就這樣一直撐到了現在，支持了60nm以來的所有技術節點的進步。

那又有人問，為何不用更小波長的光源呢？答案是，工藝上暫時做不到。

是的，高端光刻機的光源，是世界級的工業難題。

以上就是目前主流的深紫外曝光技術(DUV)。業界普遍認為，7nm技術節點是它的極限了，甚至7nm都不一定能夠做到量產。下一代技術仍然在開發之中，被稱為極紫外(EUV)，其光源降到了13nm。但是別高興地太早，因為在這個波長，已經沒有合適地介質可以用來折射光，構成必須的光路了，因此這個技術裡面的光學設計，全部是反射，而在如此高的精度下，設計如此複雜的反射光路，本身就是難以想像的技術難題。

這還不算（已經能克服了），最難的還是光源，雖然可以產生所需的光線，但是強度遠低於工業生產的需求，造成EUV光刻機的晶圓產量達不到要求，換言之拿來用就會賠本。一台這種機器，就是上億美元。所以EUV還屬於未來。

有以上三個原因，其實很早開始就導致晶體管的尺寸縮小進入了深水區，越來越難，到了22nm之後，已經無法做大按比例縮小了，因此就沒有再追求一定要縮小，反而是採用了更加優化的晶體管設計，配合上CPU架構上的多核多線程等一系列技術，繼續為消費者提供相當於更新換代了的產品性能。

因為這個原因，技術節點的數字仍然在縮小，但是已然不再等同於晶體管的尺寸，而是代表一系列構成這個技術節點的指標的技術和工藝的總和。
-----------------------------------------------------------------------------
第三個問題，技術節點的縮小過程中，晶體管的設計是怎樣發展的。

首先搞清楚，晶體管設計的思路是什麼。主要的無非兩點：第一提升開關響應度，第二降低漏電流。

為了講清楚這個問題，最好的方法是看圖。晶體管物理的圖，基本上搞清楚一張就足夠了，就是漏電流-柵電壓的關係圖，比如下面這種：

橫軸代表柵電壓，縱軸代表漏電流，並且縱軸一般是對數坐標。

前面說過，柵電壓控制晶體管的開關。可以看出，最好的晶體管，是那種能夠在很小的柵電壓變化內，一下子就從完全關閉（漏電流為0），變成完全打開（漏電流達到飽和值），也就是虛線。這個性質有多方面的好處，接下來再說。

顯然這種晶體管不存在於這個星球上。原因是，在經典的晶體管物理理論下，衡量這個開關響應能力的標準，叫做Subthreshold Swing(SS，不是黨衛軍...），有一個極限值，約為60，背後的原因就不細說了。

英特爾的數據上，最新的14nm晶體管，這個數值大概是70左右（越低越好）。

並且，降低這個值，和降低漏電流、提升工作電流（提高速度）、降低功耗等要求，是等同的，因為這個值越低，在同樣的電壓下，漏電流就越低。而為了達到同樣的工作電流，需要的電壓就越低，這樣等同於降低了功耗。所以說這個值是晶體管設計裡面最重要的指標，不過分。

圍繞這個指標，以及背後的晶體管性能設計的幾個目標，大家都做了哪些事情呢？

先看工業界，畢竟實踐是檢驗真理的唯一標準。下面是我的記憶，和節點的對應不一定完全準確，但具體的描述應該沒錯：

65nm 引入Ge strained的溝道。

strain我不知道如何翻譯成中文辭彙，但是其原理是通過在適當的地方摻雜一點點的鍺到硅裡面去，鍺和硅的晶格常數不同，因此會導致硅的晶格形狀改變，而根據能帶論，這個改變可以在溝道的方向上提高電子的遷移率，而遷移率高，就會提高晶體管的工作電流。而在實際中，人們發現，這種方法對於空穴型溝道的晶體管(pmos)，比對電子型溝道的晶體管(nmos)，更加有效。

45nm 引入了高k值絕緣層/金屬柵極的配置。

這個也是一個里程碑的成果，我在念書的時候曾經有一位幫他搬過磚的教授，當年是在英特爾開發了這項技術的團隊的主要成員之一，因此對這一點提的特別多，耳濡目染就記住了。

這是兩項技術，但其實都是為了解決同一個問題：在很小的尺寸下，如何保證柵極有效的工作。

前面沒有細說晶體管的結構，下面補一張圖：

這是一個最基本的晶體管的結構示意圖，現在的晶體管早就不長這樣了，但是任何半導體物理都是從這兒開始講起的，所以這是「標配版」的晶體管，又被稱為體硅(bulk)晶體管。

gate就是柵。

其中有一個oxide，絕緣層，前面沒有提到，但是卻是晶體管所有的構件中，最關鍵的一個。它的作用是隔絕柵極和溝道。因為柵極開關溝道，是通過電場進行的，電場的產生又是通過在柵極上加一定的電壓來實現的，但是歐姆定律告訴我們，有電壓就有電流。如果有電流從柵極流進了溝道，那麼還談什麼開關？早就漏了。

所以需要絕緣層。為什麼叫oxide(or "dielectric")而不叫insulator呢？因為最早的絕緣層就是和硅非常自然地共處的二氧化硅，其相對介電常數（衡量絕緣性的，越高，對晶體管性能來說，越好）約是3.9。一個好的絕緣層是晶體管的生命線，這個「好」的定義在這裡不多說了，但是要說明，硅天然就具有這麼一個性能超級好的絕緣層，對於半導體工業來說，是一件有歷史意義的幸運的事情。有人曾經感慨，說上帝都在幫助人類發明集成電路，首先給了那麼多的沙子（硅晶圓的原料），又給了一個完美的自然絕緣層。所以至今，硅極其難被取代，一個重要原因就是，作為製造晶體管的材料，其綜合性能太完美了。

二氧化硅雖好，在尺寸縮小到一定限度時，也出現了問題。別忘了縮小的過程中，電場強度是保持不變的，在這樣的情況下，從能帶的角度看，因為電子的波動性，如果絕緣層很窄很窄的話，那麼有一定的幾率電子會發生隧穿效應而越過絕緣層的能帶勢壘，產生漏電流。可以想像為穿過一堵比自己高的牆。這個電流的大小和絕緣層的厚度，以及絕緣層的「勢壘高度」，成負相關。因此厚度越小，勢壘越低，這個漏電流越大，對晶體管越不利。

但是在另一方面，晶體管的開關性能、工作電流等等，都需要擁有一個很大的絕緣層電容。實際上，如果這個電容無限大的話，那麼就會達到理想化的60的那個SS指標。這裡說的電容都是指單位面積的電容。這個電容等於介電常數除以絕緣層的厚度。顯然，厚度越小，介電常數越大，對晶體管越有利。

（來源：http://www2.ece.ohio-state.edu/~berger/press/2007oct_spectrum_chau_intel_high-k_solution.pdf）

那麼可以看出，這裡已經出現了一對設計目標上的矛盾，那就是絕緣層的厚度要不要繼續縮小。實際上在這個節點之前，二氧化硅已經縮小到了不到兩個納米的厚度，也就是十幾個原子層的厚度，漏電流的問題已經取代了性能的問題，成為頭號大敵。

於是聰明絕頂的人類開始想辦法。人類很貪心的，既不願意放棄大電容的性能增強，又不願意冒漏電的風險。於是人類說，如果有一種材料，介電常數很高，同時能帶勢壘也很高，那麼是不是就可以在厚度不縮小的情況下（保護漏電流），繼續提升電容（提高開關性能）呢？

（來源: http://www.iwailab.ep.titech.ac.jp/pdf/iwaironbun/0801IIT-B_talk.pdf）

於是大家就開始找，用幾乎暴力的方法，找了許多種奇奇怪怪的材料，終於最後經過驗證，確定使用一種名為HfO2的材料。這個元素我以前聽都沒有聽過，中文念什麼我都說不上來。就是這麼牛。這個就叫做high-k，這裡的k是相對介電常數（相對於二氧化硅的而言）。

當然，這個工藝的複雜程度，遠遠超過這裡描述的這麼簡單。具備high-k性質的材料很多，但是最終被採用的材料，一定要具備許多優秀的電學性質，因為二氧化硅真的是一項非常完美的晶體管絕緣層材料，而且製造工藝流程和集成電路的其它製造步驟可以方便地整合，所以找到這樣一項各方面都符合半導體工藝製造的要求的高性能絕緣層材料，是一件了不起的工程成就。

至於金屬柵，是與high-k配套的一項技術。在晶體管的最早期，柵極是用鋁製作，後來經過發展，改用重摻雜多晶硅製作，因為工藝簡單，性能好。到了high-k這裡，大家發現，high-k材料有兩個副作用，一是會莫名其妙地降低工作電流，二是會改變晶體管的閾值電壓。閾值電壓就是把晶體管的溝道打開所需要的最小電壓值，這個值是非常重要的晶體管參數。

這個原理不細說了（其實是說不清楚才對吧哈哈...?），主要原因是，high-k材料會降低溝內的道載流子遷移率，並且影響在界面上的費米能級的位置。載流子遷移率越低，工作電流就越低，而所謂的費米能級，是從能帶論的圖像上來解釋半導體電子分布的一種分析方法，簡單地說，它的位置會影響晶體管的閾值電壓。這兩個問題的產生，都和high-k材料內部的偶極子分布有關。偶極子是一端正電荷一端負電荷的一對電荷系統，可以隨著外加電場的方向而改變自己的分布，high-k材料的介電常數之所以高的原因，就跟內部的偶極子有很大關係。所以這是一把雙刃劍。

於是人類又想，就想到了用金屬做柵極，因為金屬的自由電荷濃度極高（超過10^20），而且有鏡像電荷效應，可以中和掉high-k材料的絕緣層里的偶極子對溝道和費米能級的影響。這樣一來就兩全其美啦：

（來源：R. Chau, et al., 「Application of high-κ gate dielectrics and metal gate electrodes to
enable silicon and non-silicon logic nanotechnology,」 Microelectron. Eng., vol. 80, pp. 1–
6, Jun. 2005）

至於這種或這幾種金屬究竟是什麼，很抱歉，除了掌握技術的那幾家企業之外，外界沒有人知道，是商業機密。

-------------------------------------------------------
有知友補充到，這種金屬是鎢，我有查閱到資料也提到是鎢；鎢本身也用在後端的via中；
但是在這個問題上我有些保留，主要原因是四點，第一我自己上課的時候，有多位教授都明確提到過，關於這個metal gate的資料外界知之甚少，至少他們自己不知道，或因為某種原因而不願意說；第二，從原理上說，對於NMOS和PMOS，因為所需的功函數是不一樣的，所以單一的一種金屬無論如何是不可能滿足整個的high-k工藝的需求，即使確實是鎢，也需要進行work function engineering；第三也有很多資料提到了別的材料，譬如說TiN 系列作為metal gate(Study of High-k/Metal-Gate Work-Function Variation Using Rayleigh Distribution
)
最後第四，或許也是最令人疑惑的，就是在我查閱過的資料中，雖然Intel很早就說使用了HfO2作為high-k材料，但是Intel自己卻沒有透露這種或這幾種金屬是什麼，譬如它在2008年發表的iedm的文章，
http://download.intel.com/pressroom/kits/advancedtech/pdfs/Natarajan_iedm_2008_text.pdf，
沒有提及具體的材料，而是以"metal gate"作為代稱。Mark Bohl在2007年發表的文章中，也明確說到如下的信息：

「Because the electrical characteristics of the gates of NMOS and PMOS transistors are different, they actually needed not one metal but two—one for NMOS and one for PMOS.」

「But by themselves, none had exactly the work function of the doped silicon, so we had to learn to change the work function of metals to suit our needs.」

「We cannot disclose the exact makeup of our metal layers, because after all, the IC industry is very competitive!」

（來源：http://spectrum.ieee.org/semiconductors/design/the-highk-solution）

更新的資料中，似乎也沒有找到相關的信息，而是多以WFM (work function metal)作為指代。雖然在研究界有過關於W、TiN等多種材料的不少研究論文發表，但是我自己是無力確認關於這個metal gate材料的信息來源是什麼。因為本人並不從事晶體管製造或設計的研究工作，無力回答這個問題。因此希望能有知情的知友進行補充，並且提供來源。
-------------------------------------------------------

於是摩爾定律再次勝利。

32nm 第二代的high-k絕緣層/金屬柵工藝。

因為45nm英特爾取得了巨大的成功（在很多晶體管、微處理器的發展圖上，45nm這一代的晶體管，會在功耗、性能等方面突然出現一個較大的進步折線），32nm時候繼續在基礎上改換更好的材料，繼續了縮小尺寸的老路。當然，前代的Ge strain工藝也是繼續使用的。

22nm FinFET（英特爾成為Tri-gate），三柵極晶體管。

這一代的晶體管，在架構上進行了一次變革。變革的最早設計可以追溯到伯克利的胡正明教授2000左右提出的三柵極和環柵晶體管物理模型，後來被英特爾變為了現實。

FinFET 一般模型長這樣。它的實質上是增加了一個柵極。

為什麼要這麼做呢？直觀地說，如果看回前面的那張「標配版」的晶體管結構圖的話，在尺寸很短的晶體管裡面，因為短溝道效應，漏電流是比較嚴重的。而大部分的漏電流，是通過溝道下方的那片區域流通的。溝道在圖上並沒有標出來，是位於氧化絕緣層以下、硅晶圓表面的非常非常薄（一兩個納米）的一個窄窄的薄層。溝道下方的區域被稱為耗盡層，就是大部分的藍色區域。

於是有人就開始想啊，既然電子是在溝道中運動，那麼我為何非要在溝道下面留有這麼一大片耗盡層呢？當然這是有原因的，因為物理模型需要這片區域來平衡電荷。但是在短溝道器件裡面，沒有必要非要把耗盡層和溝道放在一起，等著漏電流白白地流過去。

於是有人（IBM）開了一個腦洞：把這部分硅直接拿掉，換成絕緣層，絕緣層下面才是剩下的硅，這樣溝道就和耗盡層分開了，因為電子來源於兩極，但是兩極和耗盡層之間，被絕緣層隔開了，這樣除了溝道之外，就不會漏電啦。比如這樣：

這個叫做SOI（絕緣層上硅），雖然沒有成為主流，但是因為有其優勢，所以現在還有製造廠在搞。

於是有人（英特爾）又想了，既然都是拿掉耗盡層的硅，插入一層氧化層，那麼為什麼非要放上一堆沒用的硅在下面，直接在氧化層底下，再弄一個柵極，兩邊夾著溝道，豈不是更爽？你看你IBM，就是沒雄心。

但是英特爾還覺得不夠，又想，既然如此，有什麼必要非得把氧化層埋在硅裡面？我把硅弄出來，周圍三明治一樣地包裹上絕緣層，外面再放上柵極，豈不是爽爆？

於是就有了FinFET，上面這種。FinFET牛逼的地方在於，不僅大大降低了漏電流，而且因為有多一個柵極，這兩個柵極一般都是連在一起的，因此等於大大地增加了前面說過的那個絕緣層電容，也就是大大地提升了晶體管的開關性能。所以又是一次革命式的進步。

這個設計其實不難想到，難的是，能夠做到。為什麼呢？因為豎起來的那一部分硅，也就是用作溝道的硅，太薄了，只有不到10個納米，不僅遠小於晶體管的最小尺寸，也遠小於最精密的光刻機所能刻制的最小尺寸。於是如何把這個Fin給弄出來，還得弄好，成了真正的難題。

英特爾的做法是很聰明的，解釋起來需要很多張工藝流程圖，不多說，但是基本原理是，這部分硅不是光刻出來的，而是長出來的。它先用普通精度的光刻刻出一堆「架子，然後在沉澱一層硅，在架子的邊緣就會長出一層很薄的硅，然後再用選擇性的刻蝕把多餘的材料弄走，剩下的就是這些立著的、超薄的硅fin了。當時我聽說這套方法的時候，徹底跪了，這智商太碾壓人了。

-----------------------------------------------
（因為有知友問到，製作FinFET的工藝流程具體是怎樣的。之前說過了，筆者並非這方面的專家，所知有限。盡所能查閱了一些資料之後，把相關的一些信息整理在下面，供大家參考）

在2016年8月的這篇訪談中，Intel的Mark Bohl (Senior fellow and director of process architecture and integration)談到了Intel的FinFET技術，以及對於10nm製程的技術展望。在其中，他提到Intel將會繼續使用SADP (Self-Aligned Double Patterning)工藝。

下面這篇論文則概述了fin patterning的一些信息，其中也提到了SADP工藝：
Patterning challenges in advanced device architectures: FinFETs to nanowires

（fin pitch : 48nm @14nm node; 36nm (and below) @10nm node）

Double Patterning是可以提高光刻最小精度的，是目前主流採用的一種技術，有很多個版本。它的原理是這樣的，譬如說，Intel是採用193nm的浸入式光刻來處理最高精度需求的步驟，這個技術的最小尺寸大約是80~90nm之間。如果使用Double Patterning的話呢，則可以將這個精度提高到約40nm左右。這個在原理上是很容易理解的，如果先pattern一批80nm精度的圖樣，然後再交錯著pattern一批80nm精度的圖樣，在兩次光刻之後，圖樣的精度，以pitch來衡量的話，就會是原來的精度的一半。這個過程在維基百科中就有說明，大家可以直接查閱Multiple patterning。

Self-Aligned Double Patterning是其中的一種技術，它只需要一次光刻步驟就能完成，而且從原理上說，是可以用來製作fin的（製作fin的這個步驟叫做active fin formation）。我在上一些相關的器件和工藝課程的時候，自己的教授也有提到這個工藝是被用來製作fin的。但是在這方面，我並沒有找到直接的資料，來自Intel 或別的幾個大廠，來說明自己的active fin formation具體是怎麼做的，因此這隻能算是一個合理的猜測：

在這個過程中，首先會沉積一層hard mask，又被稱作mandral的材料，比如說Si3N4之類的。這層材料以普通精度的光刻進行pattern。mandral在被pattern之後，就被稱作spacer。然後再生長一層絕緣層材料，譬如二氧化硅，被稱作film。可以通過控制這個生長過程的時間，來控制最終的fin的厚度W。然後對film進行刻蝕，將所有水平方向的材料刻蝕掉，只剩下沿著spacer的邊緣所生長出來的那部分，之後再以選擇性的刻蝕將spacer材料移除，只剩下這層sidewall film。最後就是對底下的硅材料進行刻蝕，這樣相當於是以這層film做了mask。

在接下來，為了保證isolation，還需要再生長一層絕緣材料二氧化硅，這個步驟要求很高，因為fin和fin之間的那段空間，高寬比是很大的，需要讓二氧化硅完全填充這個空隙，所以這個步驟被稱作conformal coating。顯然這個步驟之後，矽片的表面是不平整的，因此需要進行一次CMP (Chemical Mechanical Polishing)，就是通過添加一定的研磨劑，用機械研磨的方式將整個晶圓的表面給弄平整。

最後就是再對二氧化硅材料進行一次刻蝕，通過控制這次刻蝕的時間，可以控制露出來的fin的高度H。在這個fin上面，再用ALD (Atomic Layer Deposition)等步驟沉積high-k材料等柵極的stack，就基本完成了這部分的製作。

上面這個工藝確實是存在的，也是被採用的，然而關於它有一個問題，就是我所能找到的資料，似乎顯示這個工藝是被IBM、三星這系列的廠，用在SOI的finfet上面。前面提到過SOI的概念，這裡應該補充一下，其實SOI和finfet並不是兩種對立的技術，之前的比較，只是為了方便從晶體管物理的角度解釋兩種技術的思路是什麼。finfet也是可以製作在SOI晶圓上面的，這是三星它們的做法。

但是Intel似乎並沒有採用這種做法，出於成本的考慮(SOI晶圓比較貴)，Intel使用的是bulk finfet，溝道底下是沒有埋絕緣層的。那麼在這個製程下面，active fin formation是否也是用SADP這樣的工藝製備的，我沒有找到直接的資料證據。

雖然在前面的採訪和一些報道中，Intel普遍提到自己是用了SADP的工藝，但是這個工藝並不限於製作fin，也可以用在製作柵極的pattern以及後端的via, interconnect上面，因此我不能確定Intel 是怎麼做的。

最後給出去年12月，三星在IEDM上發表的自己最新的7nm工藝的晶體管的報告中的幾張圖，概述了三星IBM（這倆是一家人...）這個系列的工藝製程的思路，它們是這樣考慮的：

可以看到三星指出是用SAQP(self-aligned quadruple patterning, 和SADP流程基本一樣，而又增加了一次光刻，因此最小尺寸進一步縮小 )來進行7nm fin製備，如下：

它也提到了整個流程，可是我自己完全看不懂@_@

台積電在同一個會議中也發表了7nm，但是語焉不詳。Intel則沒有發表。在Intel前年發表的14nm晶體管的文章中，同樣只是一句話提到使用了SADP工藝，但是並沒有像三星這樣細緻地說明工藝步驟，而是直接開始講晶體管的性能，所以在這方面的信息很少。

需要說明一下，無論是哪個工藝，其實一開始都不是這些公司自己發明的，譬如說，胡正明教授就曾經發表過SADP相關的文章，那是早在2006年finfet出來之前多年。這些公司看重了某個工藝的前景(能不能scale，成本問題，等等)，然後將它整合到自己積累多年的製作流程中去，推出新一個節點的製程。因為完成一個工藝的設備的成本是極其高昂的，所以往往需要提前多年就做好規劃。

以上是補充的一點點信息，再次強調，筆者並非工藝方面的有經驗人士（其實也不是晶體管方面的有經驗人士...），所有的資料都提供了來源，供大家自行查閱、參考，並且歡迎在這方面有所見識的知友幫助提供更準確、更新的信息。
----------------------------------------------------------------------------

14nm 繼續FinFET。下面是英特爾的14nm晶體管的SEM橫截面圖，大家感受一下，fin的寬度只有平均9nm：

當然了，在所有的後代的技術節點中，前代的技術也是繼續整合採用的。所以現在，在業界和研究界，一般聽到的晶體管，都被稱作high-k/metal gate Ge-strained 14 nm FinFET，整合了多年的技術精華。

而在學術界，近些年陸續搞出了各種異想天開的新設計，比如隧穿晶體管啦，負電容效應晶體管啦，碳納米管啦，等等。

所有這些設計，基本是四個方向，材料、機理、工藝、結構。而所有的設計方案，其實可以用一條簡單的思路概括，就是前面提到的那個SS值的決定公式，裡面有兩項相乘組成:

(At the request of fellow Zhihuer @PVSong11 for this expression. The first term could be seen as electrostatics, the second term could be seen as transport. This is not a very physically strict way to describe, but it provides a convenient picture of various ways to improve transistor properties.)

因此，改進要麼是改善晶體管的靜電物理(electrostatics)，這是其中一項，要麼改善溝道的輸運性質(transport)，這是另一項。

而晶體管設計裡面，除了考慮開關性能之外，還需要考慮另一個性能，就是飽和電流問題。很多人對這個問題有誤解，以為飽不飽和不重要，其實電流能飽和才是晶體管能夠有效工作的根本原因，因為不飽和的話，晶體管就不能保持信號的傳遞，因此無法攜帶負載，換言之只中看，不中用，放到電路裡面去，根本不能正常工作的。

舉個例子，有段時間石墨烯晶體管很火，石墨烯作溝道的思路是第二項，就是輸運，因為石墨烯的電子遷移率遠遠地完爆硅。但直到目前，石墨烯晶體管還沒有太多的進展，因為石墨烯有個硬傷，就是不能飽和電流。但是，去年貌似聽說有人能做到調控石墨烯的能帶間隙打開到關閉，石墨烯不再僅僅是零帶隙，想來這或許會在晶體管材料方面產生積極的影響。
-----------------------------------------------------------------------------------
希望以上部分回答了題主的問題。

在去年的IEDM會議上，台積電已經領先英特爾，發布了7nm技術節點的晶體管樣品，而英特爾已經推遲了10nm的發布。當然，兩者的技術節點的標準不一樣，台積電的7nm其實相當於英特爾的10nm，但是台積電率先拿出了成品。三星貌似也在會上發表了自己的7nm產品。

可以看出，摩爾定律確實放緩了，22nm是在2010左右出來的，到了現在，技術節點並沒有進步到10nm以下。而且去年，ITRS已經宣布不再制定新的技術路線圖，換言之，權威的國際半導體機構已經不認為，摩爾定律的縮小可以繼續下去了。

這就是技術節點的主要現狀。

技術節點不能進步，是不是一定就是壞事？其實不一定。28nm這個節點，其實不屬於前面提到的標準的dennard scaling的一部分，但是這個技術節點，直到現在，仍然在半導體製造業界佔據了很大的一塊市場份額。台積電、中芯國際等這樣的大代工廠，都是在28nm上玩得很轉的。為何呢？因為這個節點被證明是一個在成本、性能、需求等多方面達到了比較優化的組合的一個節點，很多晶元產品，並不需要使用過於昂貴的FinFET技術，28nm能夠滿足自己的需求。

但是有一些產品，比如主流的CPU、GPU、FPGA、memory這些，其性能的提升有相當一部分來自於工藝的進步。所以再往後如何繼續提升這些產品的性能，是很多人心中的問號，也是新的機會。

MOSFET組成的CMOS電路取代BJT組成的TTL電路。CMOS的好處是體積小，工藝簡單，靜態功耗幾乎為零。CMOS的應用大幅降低了功耗。

自對準。之前機器對準都要留有一定的冗餘量，但柵極對冗餘量容忍度很低，如果柵極稍微寬一點會由於寄生電容嚴重影響性能。後來ASML開發出了用多晶硅柵極作光刻掩膜，這樣就消除了誤差。ASML憑藉自對準反超了尼康。

以下僅從Logic方面分享一些發展信息。請賜教：

1.0.5um-0.35um，CMP工藝的引入使得晶元的截面層層有序，不再雜亂無章，並給光刻提供了平整的表面（沒有CMP，先進光刻無從談起）；

2. 8寸線以及對應的0.18um, 0.13um甚至90nm的技術界節點，STI技術；

3. 0.13um/90nm 部分產品採用Cu代替Al金屬成為互連線，並帶來BEOL集成工藝的變化；

4. 65nm/45nm，進入12寸晶圓時代，BEOL只使用Cu金屬互連線，第一代LK材料引入；

5. 28nm，HKMG（gate first還是 Gate last），第二代LK材料；

6. 22nm，部分廠家開始使用W替代AL做為金屬柵極，第三代LK材料；

7. 16nm，FinFET，W的金屬柵極，ALD技術大規模引入；

8. 10nm，FinFET，待補充；

9. 7nm，III-V族元素？GAA？待補充；

10. 5nm，III-V族元素？GAA？待補充；

45nm high-k

由於隧穿電流隨工藝尺寸減小而增大，需要增加柵極厚度來減小隧穿電流，為了保持原有的單位面積柵氧電容，採用高介電常數電介質如氧化鉿。

28nm是一個，後面發現平面晶體管結構已經搞不定了，於是發展新的工藝方案，就有了現在主流的finfet方案，這是從二維結構向3D結構轉變的節點，直到現在的16、10nm都還是finfet。finfet不知道還能再戰多久啊。

其他就不清楚了。。。。。。

摩爾定律，最小線寬一般0.7倍遞縮，從0.25um-0.18um-0.13um-90mm-65nm-40/45mm-28/32nm