為什麼原來說 7 nm 是半導體工藝的極限，但現在又被突破了？
10年前我們覺得65nm工藝是極限，因為到了65nm節點二氧化硅絕緣層漏電已經不可容忍。所以工業界搞出了HKMG，用high-k介質取代了二氧化硅，傳統的多晶硅-二氧化硅-單晶硅結構變成了金屬-highK-單晶硅結構。
5年前我們覺得22nm工藝是極限，因為到了22nm溝道關斷漏電已經不可容忍。所以工業界搞出了finfet和FD-SOI，前者用立體結構取代平面器件來加強柵極的控制能力，後者用氧化埋層來減小漏電。現在我們覺得7nm工藝是極限，因為到了7nm節點即使是finfet也不足以在保證性能的同時抑制漏電。所以工業界用砷化銦鎵取代了單晶硅溝道來提高器件性能。當我們說工藝到了極限的時候，我們其實是在說在現有的結構、材料和設備下到了極限。然而每次遇到瓶頸的時候，工業界都會引入新的材料或結構來克服傳統工藝的局限性。
當然這裡面的代價也是驚人的，每一代工藝的複雜性和成本都在上升，現在還能夠支持最先進工藝製造的廠商已經只剩下三家半了。
我還是寫一下吧……三家半指Intel、台積電、三星和GlobalFoundries。Global Foundries 10nm至少要落後兩年，所以算半家。AMD 在2009年拆分了製造部門，成立了Global Foundries。IBM 在2014年將整個半導體部門賣（應該說是送……）給了Global Foundries。所以現在AMD 和IBM 都沒有製造部門了。讓我們先來大致了解一下晶元是如何工作的。
一個晶元上整合了數以百萬計的晶體管，而晶體管實際上就是一個開關，晶體管能通過影響相互的狀態來處理信息。晶體管的柵極控制著電流能否由源極流向漏極。電子流過晶體管在邏輯上為「1」，不流過晶體管為「0」，「1」、「0」分別代表開、關兩種狀態。在目前的晶元中，連接晶體管源極和漏極的是硅元素。硅之所以被稱作半導體，是因為它可以是導體，也可以是絕緣體。晶體管柵極上的電壓控制著電流能否通過晶體管。
而為了跟上摩爾定律的節奏，工程師必須不斷縮小晶體管的尺寸。但是隨著晶體管尺寸的縮小，源極和柵極間的溝道也在不斷縮短，當溝道縮短到一定程度的時候，量子隧穿效應就會變得極為容易，換言之，就算是沒有加電壓，源極和漏極都可以認為是互通的，那麼晶體管就失去了本身開關的作用，因此也沒法實現邏輯電路。從現在來看，10nm工藝是能夠實現的，7nm也有了一定的技術支撐，而5nm則是現有半導體工藝的物理極限。硅晶元工藝自問世以來，一直遵循摩爾定律迅速發展。但摩爾定律畢竟不是真正的物理定律，而更多是對現象的一種推測或解釋，我們也不可能期望半導體工藝可以永遠跟隨著摩爾定律所說發展下去。但是為了儘可能地延續摩爾定律，科研人員也在想盡辦法，比如尋求硅的替代材料，以繼續提高晶元的集成度和性能。接下來我們來談一下幾種未來有可能取代硅，成為新的半導體材料方案。前文提到Intel可能將會在7nm節點放棄傳統的硅晶元工藝，並在未來的幾年中啟用全新的半導體材料來作為繼任者，目前看來，這種新材料很可能會是III-V族化合物半導體。該半導體材料是以III-V化合物取代FinFET上的硅鰭片，與硅相比，由於III-V化合物半導體擁有更大的能隙和更高的電子遷移率，因此新材料可以承受更高的工作溫度和運行在更高的頻率下。Intel在很早之前已經嘗試III-V族化合物（磷化銦和砷化銦鎵）與傳統晶圓整合的化合物半導體。而在一年多前，IMEC（微電子研究中心，成員包括Intel、IBM、台積電、三星等半導體業界巨頭）已經宣布成功在300mm 22nm晶圓上整合磷化銦和砷化銦鎵，開發出FinFET化合物半導體。
比起其他替代材料，III-V族化合物半導體沒有明顯的物理缺陷，而且跟目前的硅晶元工藝相似，很多現有的技術都可以應用到新材料上，因此也被視為在10nm之後繼續取代硅的理想材料。目前需要解決的最大問題，恐怕就是如何提高晶圓產量並降低工藝成本了。
石墨烯被視為是一種夢幻材料，它具有很強的導電性、可彎折、強度高，這些特性可以被應用於各個領域中，甚至具有改變未來世界的潛力，也有不少人把它當成是取代硅，成為未來的半導體材料。但是真正把它應用於半導體領域，還需要克服不少的困難。
首先，通過前面我們可以知道，邏輯電路有「0」和「1」，也就是開和關兩種狀態，而這就需要有「能隙」——電子攜帶電流之前必須躍過的能量跨欄。但是因為石墨烯本身的導電性能太好，它沒有能隙，也就是只能開，而不能關，這樣是不能實現邏輯電路的。如果要利用石墨烯來製造半導體器件，那麼我們還需要通過其他手段，在不破壞石墨烯本身特有的屬性下，在石墨烯上面植入一個能隙。目前已經有不少針對這方面的研究，但要真正解決這個問題還需要相當長的時間。
而另外一個主要問題就是，要大批量和高質量地獲得石墨烯，仍然是一件非常困難的事。目前增加石墨烯產量的手段其實並不少，但石墨烯邊緣的六元環並不穩定，容易形成五元環或七元環，通過這些手段獲取的石墨烯，往往會是多個畸形環所連成的多晶，從而影響本身的特性，這樣生產出來的石墨烯就喪失了作為材料的意義了。
我們知道硅和碳具有相似的化學性質，研究人推測硅原子也可以像石墨烯那樣，原子呈蜂窩狀排列，形成硅烯這種物質。而硅烯相比於石墨烯的重要不同，就是硅烯擁有上述所說，可以實現邏輯電路所必要的能隙。
不過這種結構的硅單質，也只是在2010年才正式觀察到，而事實上，在空氣中，硅烯具有極強的不穩定性，即使在實驗室中，硅烯的保存時間也很短。如果要製作硅烯晶體管，還需要嘗試通過添加保護塗層等手段，保證硅烯不會變性，才可能應用於實際當中。雖然硅烯的應用面臨著重重困難，但它仍然有希望趕超老大哥石墨烯，成為理想的半導體材料。
轉載：5nm就到極限了嗎？談晶元工藝發展路向
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談談個人的感想：正在學習微電子的課程，對於科技產品也比較熱衷，喜歡關注現在cpu的制式與架構。intel已經做出成熟的14nm的6代cpu了，那麼猜想其實驗室的產品更為先進，只不過沒有公開。摩爾定律在一段時間之後肯定會失效，不過作為一個已經準確預言了幾十年半導體發展的定律，這已經是劃時代的意義了。
未來的晶體管還是會朝著更小的方向去做，只不過由於傳統材料的限制，會促使工藝革新，尋找更為優良的材料去代替，當然，材料再怎麼優良也替代不了量子效應的存在，畢竟測不準！最後的可能就是量子計算吧。
1nm那個器件是噱頭。我們知道cmos技術中的晶體管是場效應晶體管，是用一個柵控制一個導電溝道通斷來表示0和1的，柵和導電溝道中有一層絕緣電介質，柵加電壓，會在溝道處產生一個電場（但沒有電荷交換），該電場會改變溝道中的電子輸運性質，使得在溝道兩端加相同電壓，電子輸運性質不同，電流不同，顯示出開關性。導電溝道縮短過程中，電子的輸運特性會發生變化，這是電子的運動性質決定的。而這個過程中對電流的調控越來越難，要麼開態太小，要麼關態太大，除此外還經歷過柵介質漏電等問題。那篇文章用單根的碳納米管作為柵，柵的寬度就是碳納米管寬度，但問題在於他的導電溝道沒有縮短......現有的場效應晶體管柵完全覆蓋溝道的比較多（調控作用強），讓我們誤認為柵的尺度就可以代表晶體管的特徵尺度，那篇文章在這上面取了個巧，所以那個晶體管完全沒有1nm。上個圖
說個大家沒提的吧。
簡單來說，晶元就是在一個平板上挖坑，長條型的坑。28nm，22nm這些尺寸，指的是長條型的坑的寬度。除了長條型的坑，還有一個東西，就是兩個坑之間的間距。這個間距也是非常重要的一個尺寸，而且，這個間距遠遠大於坑的寬度。
早就有人指出，22nm和28nm的晶元，兩個長條坑的間距幾乎是一樣的。（假設都是70nm）所以說，一款晶元，使用22nm，使用28nm的技術，最終的產品，總體尺寸是一模一樣的。（但是更窄的長條坑，電量使用的也越少，發熱也越少）（但是越寬的長條坑，使用的電量多，即使漏一點電，依舊能正常工作，而且更加耐熱，可以超頻更多也不容易壞）
提醒大家關注一下兩條電路的間距，可能5nm的技術，間距依舊是70nm。
非專業人士，簡單提一下。
PS評論裡面有大神已經解釋了nm工藝，除了這個坑（蝕刻出來的坑）還有很多其他的工藝，很多工藝的共同進步，才能造出更小的，更厲害的晶元。科研總是走在實用之前很多年的
在十多年前我關注這個領域的時候，已經有許多新的方向在試圖突破。比如三價五價半導體，碳納米管、以及量子隧穿類的研究。
不過我覺得其實晶元本身在架構方面也還有很大的潛力可挖，計算性能並非只能死磕製程
當然，最後一定是量子計算，這似乎沒什麼疑問對於一個不那麼內行的人來說，我覺得主要是材料和幾何形狀的變化。發現沒有人總結下一代技術，剛好正在做GAA FET的激光相關的工作，做過一些簡單的調研，通過下面的一篇文章以及自己接觸的工業界的人看，GAA-FET是目前比較看好的下一代技術。
Reference: http://semiengineering.com/what-comes-after-finfets/http://semiengineering.com/going-to-gate-all-around-fets/
目前主流的方案是一下這些：
1. Gate-All-Around FET, 使用3-5族或者Ge作為channel，整個Gate環繞中見的channel. 這個已經有不少demonstration.印象比較深的是IBM Zurich 的InAs還有IMEC的Si Nanowire 的demonstration.
我就不信會突破0.543nm。
其實裡面幾位專家都講的不錯，我補充一些之前工藝遇到的瓶頸，High-K, SiGe, Finfet, FDSOI我就不提了。
另一個重要的瓶頸是光刻技術（台灣叫曝光），這核心技術一直是ASML跟日商為主，目前主流的光源是193nm的分子激光ArF，這波段的光其實到65nm的工藝就算極限了，業界於是有想過換光源到157nm,但半導體產業就是要把設備發揮到極限，於是台積電林本堅的著名發明Immersion Lithography, 就是讓193nm光源多通過一段不同介質-水，使波長縮短。這個突破讓193沿用至今，對設備折舊跟資出影響重大。當然28nm核心技術很多，HighK還是最著名的。
到了更往下，如前面說的，傳統平面的設計應付不了漏電現象，所以進入了Finfet, 一般就是20nm以下（業界只有Intel在22mm用Finfet結構），但其實光刻的困難是在金屬連結層，你越做越小，金屬間距也越來越小。剛前面的153因為沒辦法跟水很好的整合，於是193nm的堅持之旅繼續走下去。在先進製程裡面另一個重要技術就是多重光罩，我一張太密鋪不好，我把它拆成兩張光罩，到時候疊起來就是了。這裡面工藝的困難度其實很高，1. 你拆的rule會不會拆不成功，一樣的顏色放在一起2. 兩張先後曝光，其實蝕刻也會讓電性不同。於是台積電花了很多心思在這裡。再往下兩張做不出來就用三張四張。在EUV還沒成熟也只能這樣蠻幹。最後一個業界都知道的小秘密，其實現在說的14nm/10nm/7nm都不是真實的數字，業界只有Intel跟一開始的台積電16nm 是誠實的, 台積電後來吃了三星GF謊報的虧（明明就16你偏偏報14，被新聞媒體弄的像落後），於是台積電後來也用業界習慣的報法去宣告製程工藝。所以聽到7nm 5nm 也不用太馬上用物理上面的認知去想。當然再往下的石墨烯 奈米碳管 或新的元件整根包的都有在提。在這領域不是只有自家技術，成本問題效能問題跟你整個上下游產業合作乃至ECO System跟IP業者EDA flow都密不可分。
提供一點支持高票答案的證據。首先如下圖所示（圖片來源維基百科），這麼多年來基本上按摩爾定律在發展,大概18個月晶元的性能提高一倍。但如圖二所示（來源：N Bloom, CI Jones, J Van
Reenen, M Webb. 2016. "Are Ideas Getting Harder to Find?".），達到這個指數增長的成本越來越高昂, 現在所需的研究人員大概是70年代的1000倍數。
不要老是執著於多少納米，
還有材料結構的改進。。。1) 根據ITRS的報告，至2030年，半導體工藝節點將達到2/1.5nm(採用Vertical Gate-All-Around和Monolithic 3D技術)，從數字上看大大超越現在的7nm技術，但需要說明一下工藝節點名稱的意義，半導體工業界對邏輯產品（MPU/ASIC）工藝節點（technology node)的命名在相當長一段時間內用的是contacted metal line的half pitch，即帶有接觸孔的金屬線的邊到邊距離的一半，可視為金屬線寬，MOS元件的柵長度會更小。近幾年隨著新型器件的步入市場，這個定義也發生了變化，以14/16nm FINFET工藝為例，其contacted metal line的half pitch為28nm，而非標稱的14/16nm，所以從FINFET工藝起，節點名稱只具有象徵意義，ASML針對node name和實際process的差異給出了一個估算公式: Standard Node=0.14*(CPHP*MMHP)^0.67。[1][2][3]
2) 再說說工藝極限這個話題的歷史，早在1972年，CalTech的B. Hoeneisen和C. A. Mead(著名的Carver Mead)就撰文預測過半導體工藝的極限，提出MOSFET的柵極長度不能小於20nm，柵介質厚度不能薄於5nm，否則源、漏極將發生嚴重穿通導致漏電，柵極介質發生隧道效應導致漏電，使得電路和晶元失效。 [4]
3) 事實的確如此嗎？
以Intel 65nm節點為例，其柵極介質（SiO2）厚度僅為1.2nm。而目前的14nm/16nm節點，其柵極長度僅為24nm，預計從10nm節點開始，柵極長度將低於20nm。這並非打臉（大牛的臉也不敢亂打），只是在技術不斷發展中人們找到了新的方法來突破原先預測的極限。 [2][5]4）如何做到的？
對短溝道效應，提高溝道雜質濃度、使用超淺結或抬升結可有效避免之，但這有可能提高MOSFET的閾值電壓、降低漏極擊穿能力。雖然可通過減薄柵極介質厚度的方法降低閾值電壓，但同時又帶來2）中所述的柵極漏電的問題。於是，從45nm節點開始便進入high-k時代，即採用高介電常數的柵極介質同時增加其厚度，則可獲得低閾值電壓、低溝道漏電、低柵極漏電的良好折中（同時使用90nm節點引入的應變硅技術）。[5][6]5）14nm有什麼新特點？
實際上從22nm節點開始便已進入元件結構的3D時代（Intel， Tri-Gate），比之前述的65nm、45nm節點，此時的元件具有更佳的開關特性、更大的驅動電流、更小的漏電流、更低的功耗。而14nm節點使得同樣性能的晶元面積減小几乎近一半。 [7][8]6）還能不能進一步縮小？
換句話說，摩爾定律還能持續多久？如同解決1972年預測的極限，當前也有若干方案在同步進行，如GAA(Gate-All-Around)、3D堆棧、化合物半導體材料及元件、2D半導體材料及元件等等。根據ITRS 2015的報告，預計在2030年之前，摩爾定律的步伐依然穩定。 [1]7）還有新的困難嗎？ 有。雖然目前有多種備選方案（More Moore/Beyond CMOS），但工業化不是做幾顆樣品，而是需要穩定良率的大量生產，且需要控制生產成本，所以未來何去何從，仍需要廣大科學家、工程師和從業者的不斷努力。[1]
讓我們踩著巨人的肩膀繼續前行吧。
[1] ITRS 2015 Executive Report
http://www.semiconductors.org/main/2015_international_technology_roadmap_for_semiconductors_itrs/[2] ITRS 2011 Executive Summary
[3] Technology and Cost Trends at Advanced Nodes
[4] Fundamental limitations in microelectronics - I. MOS technology
http://www.sciencedirect.com/science/article/pii/0038110172901037[5] The Roadmap to Success: ITRS 2013 Update
[6] Gate Dielectric Scaling - Integrating Alternative High k Gate Dielectrics
http://people.eecs.berkeley.edu/~tking/high.html[7] Intel』s Revolutionary 22 nm Transistor Technology
http://download.intel.com/newsroom/kits/22nm/pdfs/22nm-details_presentation.pdf[8] 14nm Process Technology: Opening New Horizonshttp://www.intel.com/content/dam/www/public/us/en/documents/pdf/foundry/mark-bohr-2014-idf-presentation.pdf工業級的5nm解決方案可以使用ringfet結構，整個柵極完全做成一個管子，中間就是溝道，這還是沒有引入新材料就能做出來的
大約在CPU主頻兆赫茲年代的時候，科學家們預測半導體的極限約在4g赫茲，簡直準的可怕。
主要是現階段的材料問題，現在英特爾在實驗室試製用石墨烯做材料的CPU，第一批工藝用到5nm同時頻率輕鬆上百G
說個不太相關的從Intel身上已經明顯看出來了 隨著製程微縮 密度 中低頻下的能耗比提升都有目共睹 問題是高頻越來約不高 32nm時代似乎頻率頂峰 。。之後一直倒退 。。HSW-&> SKL 大部分時間能耗比幾乎沒提升。。而且微縮代價太大 就算突破了 成本大概也驚人
再往下量子力學就要出來搗亂了
首先，建立黑暗森林威懾然後，要求三體撤回智子干擾最後，消滅程心前進！不擇手段的前進！
目前我了解的國內外對7nm一下都是悲觀態度，不是不能實現，而是工藝成本不能接受
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5nm的以下漏電流太恐怖，除非材料變換不然根本控制不了功耗，你們願意手機上綁個一斤重的散熱器？而且目前光刻的難度也越來越大，現在各家都在搞3d堆疊，工藝不變小不代表性能不提升，你們現在用的cpu至少都是10年前開始技術規劃和積累，我印象最深的是AMD的搞cpu的某位專家來講座說 集成電路以後會不會沒飯吃？不會啊，因為我們可以搞其他方向提高性能。
你們可能關心理論值，物理極限，科學的進步，而我，只關心20年30年後還有沒有飯吃科學達不到的叫極限，科學達到的叫突破，只能說宇宙我們才剛剛探索了一粒微塵，不要隨隨便便給予肯定或否定
和幾個工業界的老師傅談過，他們認識工業作用上面14納米(大概是這麼多)的晶元性能是最合適的，再短的話器件的穩定性會差點。很多答案都提到了二硫化鉬，因為我是做這個的，所以我是覺得這個東西做的晶體管還有的搞。不過有個概念有興趣的同學可以關注下，叫memoristor 。去年有幾篇文章講的是基於二硫化鉬的憶阻器，還是蠻有意思的，這也可能是未來的一種趨勢。一點個人的看法。
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