如果mosfet柵極懸空，加直流高壓，危險嗎？

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起因：交流電機，全橋拓撲，雙管並聯代替單管，為了測試單管性能，另一管柵極懸空。
過程：小負載工作，一切正常；突加負載，爆管子；最大負載沒有超過單管容量。
現象：上下橋直通。柵極懸空者都爆，正常驅動者個別存活。
分析過程：
採用電容模型——嚴重說不通；
採用米勒效應法——有點意思，問題在於，電機正常工作時，就存在漏源極之間電壓變化率，雖然大電流變化率會引起漏源極之間的電壓快速變化。是大電流引起的嗎？
其他說法——電磁干擾，是啊，怎麼耦合的呢？
求專家點評。

謝邀
題主的操作嚴重違規。
考慮mos的寄生電容模型如下（如題主所說，柵極懸空）

DS突加直流電壓，Cgd上的電壓會發生劇烈變化，根據公式
$i=Cfrac{du}{dt}$
會瞬間感應出較大的衝擊電流igd，由於柵極懸空，該電流無路可走，只能給Cgs充電，導致Vgs升高，當Vgs大於門檻電壓Vth時，該mos誤開通，導致橋臂直通炸管子。

另外, 不太同意張健坤的說法，G級加下拉電阻是必須的，但是加下拉電阻的目的是防止空間電荷在Cgs上積累而導致柵極擊穿，即給空間電荷提供一條泄放迴路。
在這種情況下，個人認為下拉電阻不會起到太大作用，請看下圖

DS突加直流電壓，會導致瞬間衝擊電流igd是肯定的了，關鍵就在於加了下拉電阻後igd是不是主要流經下拉電阻，而不給Cgs充電。答案是否，因為下拉電阻一般是10k的量級，而igd是高頻衝擊電流，電容在高頻處的阻抗是很小的。從簡單的分流原理就可以看出，igd大部分還是會給Cgs充電，導致mos誤導通

正確的做法
加入驅動電路，並把驅動拉低，給igd提供一條低阻抗的迴路。如下圖

至於題主說為什麼輕載時沒問題重載有問題，我不想分析了。就像有時候電源正負極接反了晶元還不會燒呢，一個錯誤的做法並不一定會導致器件的損壞，但分析這種「倖存」的原因，個人認為毫無意義。

最後，我要吐槽一下電源網，不可否認電源網有許多經驗豐富的工程師，但實話實說，那裡面大部分人理論水平都很差，典型的知其然不知其所以然。遇到問題，看看電源網有沒有現成的解決方案，確實是一種簡單粗暴快捷的方法，但長此以往，我覺得不利於水平的真正提高。
幹嘛不去看下器件的user"s manual或者application note呢？這麼多器件生產廠家，隨便找一家看看他們的datasheet，這個問題自己就應該想明白。

考慮寄生的結電容模型和gs間接下拉電阻Rgs以後，由於柵極懸空，可以畫出Vds流過結電容Cgd和Cgs與Rgs並聯支路的等效電路模型如下：Vds為加在ds端的階躍直流電壓源，圖中的電容和結間下拉電阻大小以10pF和10k歐為例，未必代表實際MOSFET中的數值，只是定性分析問題，不影響結論的導出。

簡化這個問題以後，實質上

簡化這個問題以後，實質上這無非是一個零狀態動態電路的階躍響應問題。
不過，這個電路並沒有想像的那麼容易分析。我們清楚的看到，這個電路有兩個獨立的電容元件，根據定義，這是一個二階的動態電路。但是，如果分析我們研究的目標即gs之間的輸出電壓，那麼我們可以從Rgs的埠向里看，很明顯，對於這個埠而言這其實是一個一階RC電路的響應，而且其變化率的時間常數由電阻與兩個電容並聯值的乘積大小決定。
好了，我們一定迫不及待的想使用三要素法來解決這個看似簡單的電路了，那麼我們先分析輸出埠的電壓恰好是Cgs的電壓的初始值是多少呢？電路是零狀態的，Ucgs(0-)=0是顯然的，但是在0+時刻，由於電路中存在電壓源與電容的直接串聯迴路，根據KVL的始終成立我們易得，電容的電壓狀態是要突變的，Ucgs(0+)未必還等於0。那麼這個Ucgs(0+)應該怎麼求呢？可以嘗試使用電荷守恆的方法求解，或者根據我們的物理直覺，0+時刻電流還來不及灌給Rgs，那麼此時是兩個電容的阻抗分壓值。
再來看穩態，穩態的時候，電容往往是充滿電達到穩定，與外界平衡不再有能量交換，沒有電流流過，可以等效為斷路。此時這個迴路沒有電流流過，Rgs支路可以去除，這樣我們很容易錯誤的認為穩態是兩個電容串聯在一個電壓下的靜電感應，Ugs是電容阻抗對電源的分壓值。事實上，電路中暫態有電流流過的話，穩態時一定不是靜電感應的分壓值；而且這個電路想達到穩態，Ugs也就是Ucgs必須等於0，否則穩態時Cgd等效斷開，Cgs有電壓則必將給Rgs放電來達到穩態。
好了，分析到這裡，我們可以看出，ds突加高壓直流電壓後，Ugs將直接從小於這個電壓的初值起始，以時間常數為R*（Cgs+Cgd)的負指數規律衰減直至=0。

其實電路教材中提供給我們更簡單有效的辦法去分析這個電壓的響應，而且可以不用考慮電壓突變的複雜情況。由於電路零狀態，我們直接以該電壓Ugs做輸出，Vds作輸入電壓，寫出這個系統的系統函數即可。Ugs的響應即這個系統的階躍響應。
系統函數的結果是：s*Cgd*R/（1+s*（Cgs+Cgd）*R），顯而易見它對於Vds的階躍響應是：初值電壓為電容阻抗分壓Vds的結果，以時間常數為R*（Cgs+Cgd)的負指數規律衰減，終值的穩態為0，這與我們從電路裡面直接推得的結果一致。由於瞬態時間極短，在此參數下只有幾微秒，若實際測量此電壓，結果應該也與 @小弟弟的實驗結果大致吻合。

好了，為了增強說服力，我貼上一張ORCAD PISPICE的模擬結果圖說明Ugs的波形：

這個問題的關鍵，其實在於電路瞬態響應如果導致ugs高於開啟電壓，那麼在這個極短時間內，誤開通會不會對MOSFET以及後級電路造成衝擊和損害。
@future energy前輩分析的正確做法相當於在下拉電阻兩邊並聯一個通常只有幾十Ω數量級的驅動電阻Rg，相當於大大減小了gs間的並聯電阻，這樣模擬以後會發現尖峰電壓會比僅並10k下拉電阻時小得多，下降到0的時間也會縮小到ns級，確實有利於降低誤導通可能。

事實上，往往在存在下拉電阻時，柵極懸空ds加壓後，我們就通常認為不會誤導通。原因在於米勒電容cgd容值遠小於cgs一個數量級以上，所以初始時刻的尖峰電壓值是突變到兩個容值倒數的分壓，即cgs上的分壓會比uds小一個數量級，通常不足以導致開通（但不是一定）。且這幾個電容是數百pF-nF級的而且非線性，暫態時間比我模擬的情況會長一些但不影響定性的結果。

所以有人這麼試,炸或沒炸管子的情況用此波形解釋也就一清二楚了。

倉促成文，水平有限，如有錯誤，希望各位不惜賜教指正！謝謝！

還是上學的時候，比較2，啥都不懂，測MOSFET的EAS

Gate懸空，VDS加高壓後，高壓源一下從電壓模式變為恆流模式。

所以gate不要懸空。設計電路時一定在G和S間加個電阻

不一定吧，上次我忘給igbt門極線插上就上了600v的電壓。嚇死我了，不過貌似還沒事。
不過要說的話，這個門極柵極，按理來說應該不能懸著上電，所有工程師都會告訴你會炸管子的

G極懸空是不行的，必須要加下拉電阻。如果不加的話，當DS加上電壓時，MOS管可能會導通甚至擊穿。

這是因為MOS管的GS和GD之間都有寄生電容，如果G懸空而DS加電壓的話就會給寄生電容充電，就可能導致GS電壓升高從而使MOS管導通。

這裡有兩個帖子你可以參考參考：
http://www.dianyuan.com/bbs/582407.html
http://www.dianyuan.com/bbs/579603.html

柵極永遠不能懸空，建議在不測試的mosfet gs之間並聯10k~100k電阻下拉電阻，同時在測試時限制電壓源的dvdt，這樣的話應該不存在任何問題

題主只是需要將另一個MOS，gs間加一個鐵皮或用焊錫接觸牢固即可。就是短路。
futrue energy 的手段感覺過於複雜了，不過道理沒錯。

1、柵與襯底間絕緣電阻10的15次方歐姆
2、柵與襯底形成的電容只有幾個皮法
效果:柵上電荷難以泄放，輕微感應即可產生高壓。

那弱弱的問一下，如果我按照題主的電路，做實驗之前確保門極已經被拉低，還會不會出現這樣的問題呢？

gs並個電阻把，空氣吹過，柵極積累的電荷時間久了都足以讓MOS開通。

器件擊穿了老兄！

危險啊，可以量一下高頻特性好的電容，上面在空氣中什麼都不接的情況下是有電壓的。mos為了提升他的響應速度，柵極對源極電容容量非常低，導致空氣中微弱的電荷也能把它充滿

很巧看到過電源網的一篇帖子《MOSFET的驅動技術詳解》

@future energy
我按照你的分析，做了一個實驗。
mosfet型號：IXFK80N60P3。
外部電源：61V；
準備：隔離示波器監控Vgs，S接電源「負」，D通過開關接電源「正」。
過程1:61V逐漸上電。
過程2：開關斷開，61V上電，開關迅速閉合。
結果：監控的Vgs電壓一直是0V。
分析：開關不夠迅速？電壓太低？

這種問題，問下身邊的有經驗的就行了。不好意思嗎？