CPU 的摩爾定律是不是因為 10 納米的限制已經失效了？10 納米之後怎麼辦？

11-16

【今年剛過去的4月19日是摩爾定律50周年，展望未來的50年，這個話題的討論也變得更有意義】【多圖預警】【黑科技出沒】
2015-4-6最終更新完畢，斷斷續續花了一整個長假的時間，第一次厚顏求贊，哈哈。
4-24更新的IEEE Spectrum做的摩爾本人及Carver Mead專訪部分在文章的最後。

正好有相關的作業，整理了來答一下。

從1958年Jack Kilby發明的第一個只包含一個雙極性晶體管、三個電阻和一個電容的集成電路到現如今動輒十億個晶體管的處理器晶元，短短五十幾年的時間集成電路產業以歷史上前所未有的節奏飛速發展。2014年，半導體生產商共生產製造了250 quintillion（十億個十億，十的18次方，短極差）個晶體管，也就是說去年一年中，平均每秒生產出8 trillion（短極差，萬億）個晶體管。
更重要的是作為目前人類最尖端的科技成果之一，各種各樣的集成電路不停地升級降價、再升級再降價從而以相對低廉的價格讓這項成果為普羅大眾所共同享有。這一產業著名的經驗法則摩爾定律也因此為大家所熟知。
曾聽過一個不恰當的比方：如果汽車工業也是按照半導體產業的玩法，不妨想像一下您可以用多麼低廉的價格購買到性能神到飛起的汽車。摩爾定律以平均每年46%的「成長」速率往前推進，而洲際旅行的速度從1900年大型遠洋輪船的35公里每小時左右，上升至1958年波音707的885公里每小時，平均漲幅為每年5.6％。但在之後很長一段時間裡巡航速度基本上保持不變，波音787隻比707快了幾個百分點。從1973年到2014年，美國新乘用車（即使在排除SUV和皮卡之後）的燃料轉換效率每年僅提升2.5％，從13.5升到37英里每加侖（即油耗從17.4升每百公里降到6.4升每百公里）。

昨天給家裡買電腦選什麼奔騰賽揚的感覺還在眼前，今天新買到的手機上就已經是4核8核傻傻分不清楚了，這是多美好的時代啊！
但是現在問題來了，飛速的發展在看得到的未來就要觸碰到物理極限了，10 納米之後怎麼辦？！

先寬寬心，三星總裁在剛剛二月份的ISSCC上發表主題演講表示：直到5nm不會有根本性困難。
那5nm之後怎麼辦？而即使是5nm以上的製程現在真的可以這麼淡定？

下面從三個大的方面比較系統地來介紹下「怎麼辦」：

「More Moore」、」「More than Moore」、「Beyond CMOS」

（個人作圖僅供參考，如有錯誤敬請指正）

那為什麼會這樣分成三個大的方向？
用這張圖就能更好的理解:

「More Moore」做的是想辦法沿著摩爾定律的道路繼續往前推進。
「More than Moore」做的是發展在之前摩爾定律演進過程中所未開發的部分。
「Beyond CMOS」做的是發明在硅基CMOS遇到物理極限時所能倚重的新型器件。

一、More Moore
「More Moore」延續CMOS的整體思路，在器件結構、溝道材料、連接導線、高介質金屬柵、架構系統、製造工藝等等方面進行創新研發，沿著摩爾定律一路scaling（每兩年左右，晶體管的數目翻倍）。
有一個粗略的估算公式
CMOS scaling rule：To enter the next generation node, $L=Scdot L, P=S^{2} cdot P, au =Scdot au ,where S=0.7 per3/2 years$
L是特徵尺寸（就是22nm,14nm,10nm等等），P是相應的能耗， $au$ 是傳播延時。通過這個公式可以大致推出之後幾代製程的性能參數和Roadmap（roadmap就是大致哪一年做到22nm，哪一年做到10nm，哪一年做到7nm的規劃，如下圖）。

關於這部分內容，上面

關於這部分內容，上面 @華思通和 @吳恆寫得很好，還有 @段阡學長在另一個問題下的回答也很棒如果晶元工藝發展不能滿足摩爾定律，是否會引發 IT 界的一場創新？ - 晶元（集成電路），請大家參考。

「More Moore」的挑戰在於：

無法承受的能耗密度
原子尺度的尺寸——物理限制
製程、器件的不穩定性和偏差
比例縮小並沒有帶來實質的性能提升（每次乘0.7或 $0.7^{2}$ ，後面得到的值之間的差越來越小）
高昂的研發和製造成本

二、More than Moore
「More than Moore」側重於功能的多樣化，是由應用需求驅動的。之前集成電路產業一直延續摩爾定律而飛速發展，滿足了同時期人們對計算、存儲的渴望與需求。大眾一提到晶元想到的就是CPU、顯卡、英特爾、英偉達、高通，也可能會覺得德州儀器這樣名字的「山東某設備製造「公司應該和晶元沒什麼關係吧（純吐槽）。
但是這個世界不是光光只有處理器啊！像下圖所示，一個系統（比如您的手機晶元組）還有很多其他部分的功能模塊，這些橙色的部分還大有文章可做。

首先，像上上張有橫縱坐標的圖所顯示的那樣，摩爾定律（主要是數字電路和存儲電路）切下了版圖的一角卻也留下了很大一塊的空白。那些「空白」部分（比如模電以及後來興起的微機電等等）並不是把MOS FET作為單純的開關來用，也因此和數字電路不停地scaling的玩法不同，當這邊看上去快要玩完的時候那邊說不定還想大幹一場呢。
其次，這些非數字的功能模塊還有不少停留在PCB板級系統層面，還有很大的空間和潛力用比如3D IC等的技術向封裝層面（System in a Package(SiP)）或是單晶元層面(System on a chip（SoC)）發展。

更直觀地理解更高集成度的好處可以參考最新發布的MacBook的主板：

最後，也是最重要的，隨著時代的發展，人們對物聯網、生醫電子等等產業的期待和需求越來越大，也就是說，消費者除了對計算、存儲功能還對傳輸、感測、智能化等功能的要求越來越高。

這意味著什麼，這意味著商機啊，意味著大筆大筆的錢啊。
比如

THz IC：現在大家常講的幾G幾G，Tera是Giga的一千倍啊，是不是很快！
Wireless power transmission：無線充電啊，其實現在IC級的無線充電從工業界商用的角度來講效率還不算高，傳輸距離也還有很大的限制，還有很大的發展空間啊，如果一款手機只要在有類似WiFi的地方就能自己充電你是不是會馬上衝出去買買買！
Power converter for energy harvesting：不僅無線充電啊，晶元還能自己從周圍環境吸收能量啊，是不是吊炸天！
生醫電子就不用講了，神馬吹口氣就能測癌症的晶元啦、一滴血就能檢艾滋的晶元啦、會放電刺激你大腦的晶元啦、能在你血管里游來游去的微機電啦！（這方面還有很多很有意思的生醫晶元，有機會再在知乎上給大家詳細介紹）

等等等，這些例子都不是科幻想像，都是有被具體流片實現驗證的吶！但是為毛我作為消費者還沒有接觸到！炸裂！
因為啊，相對來說，這些技術或者還不夠成熟、或者製造成本過高、或者仍不適合大量生產，還有很大的開發空間，還需要很大的研發投入。所以，業界學界就有很多人提出，別整天快到頭啦快到頭了的，我們來玩More than Moore好不好，我們繼續賺大錢好不好（切，大錢怎麼會給你們硬體掙，都在人家互聯網公司好不好（純吐槽，羨慕嫉妒沒有恨））。

上面介紹的「More than Moore」其實和去年台積電張忠謀董事長就「下一個發展」所發表的觀點是一致的。

上面介紹的「More than Moore」其實和去年台積電張忠謀董事長就「下一個發展」所發表的觀點是一致的。
台積電張忠謀：物聯網將成半導體下一個發展亮點

張忠謀說，摩爾定律分析，半導體經過數十年的發展就差不多「要死了」，就算還可以苟延殘喘個5、6年，難道接下來就沒有事情做了嗎？
為半導體產業把脈，張忠謀提出3個發展方向，

首先摩爾定律下包括射頻、輸入輸出控制等不需要高階製程的產品可以放在同一封裝上，另外發展高階技術的產品，能將相同製程的不同產品一起封裝的先進封裝技術，讓一顆晶元能整合更多功能，更可以節省空間。　　

第二，物聯網有機會用到不同的感測器，去執行測量溫度、偵測環境、感應人體血壓等功能，半導體公司也要必須跟上腳步，掌握這些技術。　　

最後，他認為未來的產品須要更佳的低功耗功能，甚至功耗要求比智能手機低10倍，最好一周只充一次電，這技術也將是半導體公司須要突破的。

三、Beyond CMOS
(友情提示，以下部分適合吹水，(有些方向)畢業找工投資有風險，跳坑需謹慎)
那如果"More Moore"哪天真的折騰不下去了，難道就坐等CMOS到頭，賺賺"More than Moore"的錢算啦?當然不會。作為無論研發投入總量還是占收入比都是最高的幾個行業之一，業界眾公司比如Intel，2014年115.37億美元的研發經費投入都有在布局不遠的以及遙遠的將來。
搜索Ian A. Young、Dmitri Nikonov、Kelin J. Kuhn這些Intel的科學家，您就會發現他們正在研究一些相當炫酷的東西。
這個領域裡還有一位清華出身耶魯的PhD畢業，現在就職於GLOBALFOUNDRIES的科學家
An Chen，他在這個方面有很多研究，也是GLOBALFOUNDRIES在International Technology Roadmap of Semiconductors (ITRS)的代表，主持ITRS中the Emerging Research Device (ERD) working group的工作。15年有編一本新書：《Emerging Nanoelectronic Devices: An Chen, James Hutchby, Victor Zhirnov, George Bourianoff: 9781118447741: Amazon.com: Books》。

Beyond CMOS的主要思路就是發明製造一種或幾種「新型的開關」來處理信息，以此來繼續CMOS未能完成之事。因此理想的這類器件需要具有高功能密度、更高的性能提升、更低的能耗、可接受的製造成本、足夠穩定以及適合大規模製造等等的特性。
據說知乎爆照會比較多贊，就先po一張（比較全的）玉照。

下面的綜述表格適合想深入了解或是做這方面研究的知友：

接下來介紹一些具體的Beyond CMOS的新型器件。

接下來介紹一些具體的Beyond CMOS的新型器件。
1.Tunneling FET (TFET)

TFET 主要應用量子力學的隧穿原理，直接穿越source和drain間的屏障而不是擴散過去。

TFET 主要應用量子力學的隧穿原理，直接穿越source和drain間的屏障而不是擴散過去。
優勢：

實現低Vdd（電源電壓）、低功耗以及更好的次臨界擺幅
與CMOS工藝兼容

挑戰：

低飽和電流
提高對內部電場的柵極電壓控制度有難度
界面態的問題（在傳送和接收端都需要足夠高界面密度來為載子提供能量充足的位置）

2.Nano-electro-mechanical Switch (NEMS)

MEMS的進階版，用上圖所示的懸樑臂來做為機械開關。

MEMS的進階版，用上圖所示的懸樑臂來做為機械開關。
優勢：

理論上可以做到為零的泄漏電流和亞閾值擺幅
對溫度的敏感度低
對電磁衝擊免疫
與CMOS工藝兼容

挑戰：

由於懸樑臂的機械動作帶來較低的開啟關閉速度
納米級接觸的可靠性
表面力產生的突刺
受到隧穿效應限制的比例縮放
高吸和電壓

3.Single Electron Transistor (SET)

柵端電壓控制穩定狀態間的調諧，實現「島」上單一電子的增或減。

柵端電壓控制穩定狀態間的調諧，實現「島」上單一電子的增或減。
優勢：

高速
高器件密度
高能效
可能帶來新奇的功能和應用
與CMOS工藝兼容

挑戰：

尺寸與溫度的權衡
低增益
較大的閾值電壓變化
寄生電容
低輸出電流、高輸出阻抗
有限的扇出數
較低的抗雜訊能力
尚未完全成熟的製造工藝

4.Quantum Cellular Automata (QCA)量子元胞自動機

通過改變元胞編排結構來表示二進位。

通過改變元胞編排結構來表示二進位。
相鄰的元胞由於庫侖耦合效應趨向於對齊一致，從而實現信息的傳遞。

已有通過實驗演示的半導體、分子、磁性點類型的量子元胞自動機提供了低功耗，新型信息處理方式、傳輸機制，以及多數決操作。

QCA 量子電路是未來實現量子計算機的技術之一。

挑戰：

工作溫度的限制
在極端尺寸下的圖形構造

5.Atomic Switch

原子開關基於兩電極間的金屬原子橋的形成與湮滅，從而形成門（相當於柵極）控開關模式。

原子開關基於兩電極間的金屬原子橋的形成與湮滅，從而形成門（相當於柵極）控開關模式。
優勢：

高擴展性
低操作電壓和能耗
作為記憶體的雙端器件應用時，與conductive-bridge RAM (CBRAM)類似
相對來說存在低製造成本的可能性
3D堆疊結構

挑戰：

需要提高三端器件所具有的性能（速度、耐久度、均勻度）
穩定性和高可變性需要被考量
速度由電極活性表面的離子輸運和電化學反應決定
需要對工作機制有更深入的了解

6.SpinFET

利用電子的自旋方向來攜帶信息。

利用電子的自旋方向來攜帶信息。
相關技術也是未來實現量子計算機的技術之一。
優勢：

旋轉的自由度使額外的信號調製和控制成為可能
具有場效應晶體管的結構且與CMOS工藝兼容
理論上有更小的傳輸耗散
無揮發性
可編程性

挑戰：

磁性材料及其製造工藝
需要高效率的自旋注入和偵測來實現足夠多的開/關比例
自旋軌道間的柵極調製的強度
自旋弛豫及其壽命

7.Graphene FET 石墨烯FET

2D材料，蜂窩狀的單原子碳結構。

2D材料，蜂窩狀的單原子碳結構。
優勢：

高遷移率（有構造更快速FET的潛力）

挑戰：

現有的研究都沒有實現電流飽和 $Rightarrow$ gds高 $Rightarrow$ 內在的電壓增益&<0.4 $Rightarrow$ 帶有電壓增益的電路結構難以實現
石墨烯沒有帶隙（band gap）
開/關電流比欠佳 $Rightarrow$ 不理想的開關

石墨烯材料的最重要的缺陷就是缺少帶隙，所以這方面也有各種各樣的研究嘗試。

8.Carbon Nanotube FET 碳納米管FET

CNT是由石墨烯薄片捲起來的納米級直徑的圓管。

CNT是由石墨烯薄片捲起來的納米級直徑的圓管。
優勢：

在RF電路中的應用較有前景
在表面的一維輸運可實現極佳的溝道控制和高線性度（Id ~ Vgs）
由於較大的平均自由程CNT有地熱雜訊以及操作在THz頻率的潛力

挑戰：

現有實現的高性能CNT內是有金屬噴鍍的，需要設法擺脫
一個碳納米管只能承載10至30 μA的電流，因此需要幾百個碳納米管來達到mA級別的漏端電流
已有的CNT FET amplifier with 11 dB gain at 1.3 GHz
大規模製造工藝仍有待發展

碳納米管更具體的方面知乎上有 @吳恆的優質答案可供參考碳納米管會代替傳統硅材料成為更優質的計算機電子元件材料嗎，現在大規模應用的阻礙是什麼？ - 吳恆的回答
9.Nanowire FET

優勢：

相比CMOS，對載子/溝道有更好的控制
當直徑很小（幾個納米）時，有一維（彈道）的傳輸效果
相比CMOS有大約4倍的速度提升
環形柵在高速器件中很有前景

挑戰：

可靠度和器件的可複製性
達到mA級別的電流需要很多單一器件的排列
仍未有RF應用的實現

Beyond CMOS部分引用前文提到的華人科學家An Chen已發表的論文結論做一個小結：
根據時間上的狀態變數和開關裝置做的分類：

ITRS ERD組基於評價和調查，對上述三大類新型邏輯器件在比例縮小能力、速度、能效、開關（1/0）比、操作可靠性、室溫下性能、CMOS工藝兼容性等方面的歸一化評估：

ITRS ERD組基於評價和調查，對上述三大類新型邏輯器件在比例縮小能力、速度、能效、開關（1/0）比、操作可靠性、室溫下性能、CMOS工藝兼容性等方面的歸一化評估：
簡單地說單一射線上的數值越大越好，最終所包圍的面積越大越好。

全文最後用ITRS（國際半導體技術藍圖ITRS_百度百科）公布的一份報告中的圖片作為總結。
注意看左右兩條長直線和中間的五個大層面。
偏左邊是已有的成熟技術，偏右邊是新型的信息製程技術。

最下層的狀態變數有從電子電荷向分子、極化、強電子相關態、自旋方向等方向發展的趨勢。
第二層材料方面有從硅、碳、宏觀分子材料、納米結構、複合金屬氧化物等方向發展的趨勢。
第三層的器件結構層級有從CMOS向分子器件、自旋器件、鐵磁性器件、量子器件等方向發展的趨勢。
第四層的數據載體有從模擬量、數字量像模式量、量子位等方向發展的趨勢。
第五層的計算機架構有從馮諾·依曼架構、多核架構向可重構、量子、形態學計算機等方向發展的趨勢。

另附上2002年一篇paper的幾張綜述圖表給有興趣想繼續深入了解的知友。

另附上2002年一篇paper的幾張綜述圖表給有興趣想繼續深入了解的知友。
（而且有包含前文沒有介紹的Memory的部分)

以上全文中非原創圖片均來自公開的互聯網，如有侵權立刻刪除。
部分個人論述非學術結論，僅供參考，如有錯誤敬請指正。
專業名詞翻譯可能有誤或和大陸常用詞不同，敬請指正，有些實在無法翻譯，還請見諒。

4-24更新——IEEE Spectrum做了一個關於摩爾定律50周年的專題（仍在更新中）：
Special Report: 50 Years of Moore"s Law
甚至有採訪到Gordon Moore本人以及超大規模集成電路(VLSI)的祖師爺Carver Mead（他是摩爾定律的命名者；我在另一個回答有提到，他也是神經形態計算機之父 IBM 發布新型 SyNAPSE 神經晶元，會對整個計算機乃至科技領域產生什麼影響？ - 薛矽的回答）。

引自科技中國「卡弗·米德」詞條 http://www.techcn.com.cn/index.php?doc-view-134697.html

摩爾先生在1965年提出定律時就在《電子》（Electronics）雜誌中就表明了這一觀點，現已 73 歲高齡的他對此仍深信不疑。他表示：「我願意對摩爾定律的任何問題進行擔保。」該定律最初只是摩爾先生做出的一個簡單推測，主要探討了新興晶元行業多快可以在單一集成電路中容納更多元件的發展周期。加利福尼亞理工學院著名物理學家米德（Carver Mead）後來將其稱為摩爾定律，他認為「它更是一種個人預言，而非僅僅是定律」。　　 Moira Gunn：你早在1965年便撰寫了那篇具有開創性的文章，並且你能從中看到摩爾定律的所有苗頭，但直到你在英特爾工作達10年之久後，你的發現才被稱為摩爾定律。根據你的回憶，第一次出現摩爾定律的名稱是什麼時候？　　戈登·摩爾博士：對這一點最了解的是我的一個朋友Carver Mead，當時他是加州理工大學教授，是他把我的發現稱作摩爾定律。不知怎麼的這一名稱就流傳下來了。幾十年來，我甚至不願使用這一說法，但最終我還是習慣了這個名稱。

這裡簡單翻譯一些這次IEEE Spectrum專訪中的有意思的對話片段（只是大意，全文請移步原文鏈接）：
...

Rachel Courtland（IEEE Spectrum副主編）:您在過去曾多次預測摩爾定律的終結，您現在認為它還能持續多久？
Gordon Moore: 恩，我從來沒有準確的預測它的終結，我說過我無法看到比下一個世代（的晶元）更遠的未來。那兒似乎有一堵穿不透的牆，但這堵牆一直在往後退。我很驚訝於工程師們有如此強大的創造力能夠在看起來只能完全停滯的情況下找到新的出路。...我記得一次霍金在矽谷的時候，有人問他怎麼看集成電路技術所面臨的極限。雖然不是他的研究領域，但他總結了兩點：光的有限速度和材料的原子特性。我覺得他是對的。我們已經接近原子極限，而且我們也利用了一切優勢來促使速度提升，但是光速會最終限制性能。這些基本的問題目前看來依然沒有很好的解決方案，而在接下來的幾個世代中我們卻將要直面它們。
...
R.C.: 您是否認為我們對電子類產品的消費習慣會因為摩爾定律的終結而改變？
G.M.:我不覺得會改變太多。只要有新的產品有成長的能力，它們會很快的迫使舊產品更新換代。當我們是在想不出還有什麼新的花樣可以玩時，人們可能會覺得評不需要每年都換新的，可能一個電子產品可以用四五年。這將會使整個產業的成長明顯放緩，但是我認為這樣的事發生是不可避免的。
...
R.C.: 你最初的預測主要是基於晶元上各部分的成本會不斷下降的這樣一個想法。所以，這是最終將決定它也是因為這點嗎？這是一個經濟規律，所以它會有一個經濟規律式的消亡？
G.M.:我認為這最終將是一個技術消亡的問題，而不是一個經濟問題。當他們不能做得更小的時候，人們仍將在相當長一段時間裡繼續從產品中壓低成本。但我敢肯定，那時就是最終時刻來臨的時候了。
R.C.: 我告訴一些人今天將要來採訪您，然後我問他們我應該問您什麼問題。有些人大笑著說：「你能不能問問他我們怎樣才能擺脫這個爛攤子？」因為他們都正掙扎在這些技術難題之中。
G.M.:Whoo. Well, 你總是可以辦理退休然後搬到夏威夷來~ （答主腦補此處應有笑聲，從英特爾退休後，戈登·摩爾通過戈登和貝蒂·摩爾基金會專註於慈善事業。他住在夏威夷的海邊。）
...
G.M.:這是商業的本質。世上沒有那麼多可以輕輕鬆鬆賺錢的生意，有的話（半導體產業，集成電路產業）也肯定不會是其中之一。

對Carver Mead的採訪
...
R.C.: 摩爾定律不是真正的定論，至少不是像我們所定義的物理定律一樣，您如何像普通人解釋它？
Carver Mead:我總是需要澄清（特別是在早期），這不是一個物理定則。這是一個關於人類行為的規律。為了讓事情都像我們半導體技術的發展一樣，這需要極大數量的具有創造性且十分努力的聰明的人來實現。他們相信這種努力會造就一個成功的事業否則他們不會付出努力。這種對有可能實現目標的信念最終使得夢想真正得以實現。
摩爾定律實際上是關於人們對未來的信念以及他們願意投入精力促使其發生的意願。這是一個關於人類（人性，humanity）的了不起的宣言。
...
R.C.: 當摩爾定律即將終結，會發生什麼？
C.M.:我們最不想做的事就是在摩爾定律50周年的當下充斥著一些關於它的即將結束的悲觀情緒。事實上，針對晶體管的盲目發展更小的尺寸這條路的確是不會永遠持續下去的，但這並不意味著建設更複雜，功能更強大的電子系統的時代即將結束。
有很大數目的非常聰明的人們正在一刻不停地挑戰並推進極限。比如，有人正試圖將光學和電子元件集成在同一晶元上，也就是所謂的硅光子學，而這還只處於起步的階段。
我的經驗是，當你覺得在一條學習曲線上感到空氣稀薄，在某處總會有一個突破口，但突破口永遠不在你正在思考的位置。我們永遠無法明了，直到下一個令人激動的BIG thing真正發生。但總會有一個它等在那。

Reference:
[1]Dmitri Nikonov, "CMOS Scaling".Intel. NikonovBeyondCMOS_1_scaling.pdf
[2]Zhang G.Q., Roosmalen A.J. "More than Moore: Creating High Value Micro/Nanoelectronics
Systems." – Springer,2009 Chapter 1. The Changing Landscape of Micro/Nanoelectronics.
G.Q. Zhang and A.J. van Roosmalen. springer.com 的頁面
[3]A.Allan. 2008 ITRS ORTC. ucsd.edu 的頁面
[4]D. Nikonov and I. Young, "Uniform Methodology for Benchmarking Beyond-CMOS Logic
Devices", Proceedings of IEDM, 25.4 (2012) nanohub.org 的頁面
[5]K. Bernstein , R. Cavin , W. Porod , A. Seabaugh and J. Welser "Device and architecture
outlook for beyond CMOS switches", Proc. IEEE, vol. 98, no. 12, 2010 google.com.tw 的頁面
[6]2007 International Technology Roadmap, Emerging Research Devices itrs.net 的頁面
[7]J. A. Hutchby, G. I. Bourianoff, V. V. Zhirnov, and J. E. Brewer,"Extending the road beyond
CMOS". IEEE Circuits Devices Mag. 18, 28 (2002). stanford.edu 的頁面
[8]IEDM: Nanoelectronics provide a path beyond CMOS
[9]Wolfgang Porod."Emerging Nanoelectronic Device and Circuit Technologies".IEEE Rock River
Valley Section ●29 March 2006. ackoneup.net 的頁面
[10]An Chen,"Emerging research device roadmap and perspectives" (ICICDT), 2014 IEEE
International Conference onIC Design Technology, 2014 , Page(s): 1 - 4
[11]Enrico Sangiorgi. "When More Moore meets More than Moore and Beyond CMOS"ARCES,
University of Bologna – IUNET. nanofunction.eu 的頁面
[12]Kwlin J.Kuhn.Intel Fellow,"CMOS and Beyond: Future Device Technology"Intel Corporation.
EuroNanoForum 2013 euronanoforum2013.eu 的頁面
[13]C. Carta1, M. Claus2, M. Schr?ter2,3 and F. Ellinger1 "Review of Advanced and Beyond
CMOS FET Technologies for Radio Frequency Circuit Design"mos-ak.org 的頁面
[14]Gordon Moore: The Man Whose Name Means Progress
[15]QA: Carver Mead
[16]Special Report: 50 Years of Moore"s Law

上世界80年代的半導體工程師們幾乎無法想像我們現在的technology node竟然做到了14nm（現在已經量產）。正是全球的科學家和工程師們的不懈努力才將摩爾定理一直延續至今。
現今各大廠商量產的最先進的technology node應該是22nm左右的技術（因特爾做到14nm，三星號稱做到14nm，而台積電大概要明年16nm才能量產）。一般認為，當器件尺寸小到5nm時，器件中的載流子的行為將要用量子力學的理論進行解釋，現今的半導體元件物理的知識幾乎失效（施敏的書就要賣不出去了），學界和產業界認為按照現有技術摩爾定律大概還能進行到7nm的技術節點。而7nm以後，大概將會有一個較長的周期才會把technology node推進到下一個generation。
每一代技術節點之間的差距基本是後一代為前一代的0.7倍，這樣後一代的面積大約為前一代的一半。隨著光刻等半導體工藝技術的提升（譬如現在使用的 step and scan以及一些先進光源的使用），我們將技術節點推進到了0.13μm（而0.13μm曾經在上世紀80年代被認為是極限尺寸）。但是傳統的MOSFET結構卻無法再scaling down下去了。其中一個重要的原因就是短溝道效應造成的載流子的遷移率過低，嚴重影響了開關速率和開門電流的大小。我們應該感謝因特爾，他成功地實現了能在量產中使用的局部strain技術，成功地將載流子的溝道遷移率提升，使摩爾定律前進到65nm（其中包括90nm和65nm兩代技術）。
下圖為硅的（100）面硅的導帶能谷圖：

可以看出對於導帶電子而言，在某一方向上施加應力，將會使得其mobility得到提升。對於價帶的空穴來說，也有類似的現象。只不過是應力施加的方向與電子不同。下圖是因特爾公司90nm技術所採用的strain技術，其應力的來源是gate兩邊的spacer與channel的晶格常數的不匹配。

上圖為因特爾90nm技術的PMOS的TEM圖，圖中可以看出對於pchannel的空穴來說，施加的是compressive strain。

上圖是因特爾90nm技術的NMOS使用的strain。顯然是tensile。

問題還沒有解決，隨著scaling down的進行，只有1nm物理厚度的氧化硅層已經無法再變薄。如果繼續減薄，gate oxide將會有較大的gate leakage產生；但是如果保持gate oxide一定的厚度，又無法在channel側induce出足夠的charge。解決的方法就是將gate oxide材料替換為物理厚度更厚（抑制leakage）而有效氧化層厚度與1nm silicon oxide相當的材料。出於這個考量，高介電係數的材料（即所謂的high-k材料）將扮演著非常重要的角色。在學界和業界還在爭執最後量產的high-k材料是ZrO2還是HfO2時，因特爾的45nm技術已經成功的採用了HfO2作為gate oxide，gate材料也換成了metal，即所謂的high-k metal gate（HKMG）。通過業界的努力，我們又成功的實現了將摩爾定律推進到了32nm的節點。
下圖為因特爾45nm技術的TEM圖。

32nm後繼續在平面工藝上進行scaling down已經變得越來越困難，此時因特爾把目光轉向了3D的元件——由伯克利的胡正明教授課題組提出的FinFET結構。並成功的在22nm的節點上量產。而台積電在22nm上選用的還是平面工藝，但這個是其平面工藝的最後一代，據可靠消息台積電的16nm將在明年底量產，使用的是FinFET技術。
實際上因特爾的FinFET技術他們自己稱之為tri-gate。傳統的planar技術，gate是在channel的上方，由於S/D與channel的雜質種類不同，所以在source drain區域將會形成PN junction，這樣就會有charge sharing的現象，如下圖三角形區域所示

由於以上效應的存在，short channel effect將會帶來一系列的問題，比如Vth的roll-off等。因特爾的tri-gate即FinFET結構，其gate不僅僅只在channel的上方，更是在channel的側面也有，這樣大大提升了其gate control和抑制了short channel effect。其結構和TEM如下所示。

去年年底的IEDM，因特爾也公布了其第二代的tri-gate技術，性能上確實有所提升。

去年年底的IEDM，因特爾也公布了其第二代的tri-gate技術，性能上確實有所提升。
對於下一代10nm的技術來說，不出意外肯定還是採用FinFET技術的。但是再下一代7nm，個人覺得大概會用nanowire技術吧。再往下就不好說了。

那麼現在來說，即使7nm成功的實現了，出於成本的考量。也不可能所有的產品都會使用7nm的技術。即使現在22nm技術UMC都能量產的情況之下，TSMC的上海10廠依然月產量在10W片以上，要知道上海廠只不過是0.13μm的技術。

與此同時，3D IC的概念被提了出來。就是將wafer或者chip通過TSV技術連起來為一層一層的層狀結構，這樣的話IC的空間使用率會大大增強，僅僅兩層的話就提升了200%！3D IC被視為今後集成電路發展的一個重要方向。而且，而且它的商品也已經做出來了。CMOS 3D IC image sensor的數碼相機！現在就在市場上賣！3D IC的關鍵大概是TSV。所以即使10nm或者7nm到頭了，技術依然會發展的。總有神奇的公司會提出神奇的技術（比如spacer當年就不算是很主流的技術現在已經被廣泛採用）。
摩爾定律或者會失效，但是我們將會有more Moore和more than Moore出現！！！！

直接上一張圖，在性能和成本之間的抉擇吧:

4條鐵軌，反映了延續摩爾定律的四條可能的路：

1. FDSOI 和 FinFET 是結構上的
2. EUV 是工藝技術上的
3. 2.5 D 是架構系統上的

本文從器件物理和新材料上說說10nm極限問題，

首先業界說的10nm工藝不是指MOSFET溝道長度=10nm(感興趣的自行百度）

為什麼硅工藝馬上到極限了？

基於硅的MOSFET工藝需要對硅材料進行摻雜，這裡就涉及到摻雜深度的問題。現在成熟的硅工藝摻雜深度一般在8nm左右，而MOSFET 所需要的electrostatic gate control實現的條件就是溝道深度（Channel thickness）&<溝道長度（channel length），因此，傳統的硅工藝如下圖不能實現10nm Channel length以下的MOSFET

作為改進方法，UCB的Chenming Hu教授發明了FinFet來實現更好的gate control, 現已被Intel採用使用在5nm工藝中（不是channel length=5nm）

寫到這裡，FinFet也只是在硅上做文章，從器件結構上解決問題，事實上FinFet工藝上已經比較複雜，業界需要有新材料來替代硅實現新一代CPU：

核心思路，將channel thickness控制在1nm左右，這樣就不會有gate control的問題。當然還要考慮到其他電學性能如遷移率，化學穩定性等等。

在說新材料之前，需要闢謠一種在國內炒的火熱的材料

石墨烯，這是被中國吹出來的材料，大多用來騙錢。

石墨烯最多算半金屬，跟半導體沒有什麼關係。石墨烯沒有bandgap，在MOSFET上作為channel material的直接表現就是開關比極小&<50，而在半導體工業上需要10^5以上。這種石墨烯FET沒有開關的特性，基本等於辣雞。

新材料：

碳納米管，

單根碳納米管遷移率可以達到100000cm2/Vs，而單晶硅在1000量級，碳納米管在做MOSFET速度上十分誘人，而碳管的半徑在1nm量級，理論上能克服scaling down的問題。碳納米管所面臨的問題主要是工藝上的問題，IBM research center有一個team專門在做這方面研究。

單根碳管能夠通過的電流大小有限，電流過大會燒斷碳管。業界的research 方向主要是將碳管有序排列，aligned nanotubes來解決這一問題。但是關於大規模製備方法，碳管密度一直沒有一個工業上可行的解決方案。貼張圖大家感受一下

CMOS工藝的N型摻雜問題始終沒有有效解決
Metal Contact問題影響載流子注入，使得製備的MOSFET 遷移率下降數個量級

關於上述幾個方向，世界上公認的大神 IBM research的Qing Cao都有做過系統研究，有興趣的可以去看看他的paper。

2. 二維材料，當然不是指石墨烯。

代表是MoS2, 黑磷Black Phosphorus.這類TMDC材料不同於石墨烯，他們都是半導體材料，具有合適的bandgap，而且遷移率較高，Black Phosphorus可以接近1000 cm2/Vs。而且它們的厚度在2nm左右，非常方便做planar MOSFET，主要問題在於

大規模量產TMDC二維材料沒有有效方法，現在CVD，PVD生長出來的二維材料單片面積極小幾十微米級。無法做wafer scale fabrication
高性能的二維材料大多都是exfoliation得到的，生長材料CVD PVD方法缺陷較多，電學性能無法保證
某些材料如BP並不穩定，在之後的工藝中容易降解

3. X-rene

跟石墨烯概念相同，硅的二維形態，鍺的二維形態，極不穩定

以下是各種材料性能對比。

更深層次再具體探討，此文只為科普~

不回答無腦噴子的任何問題

作為一個EE的PhD candidate，我也來說幾句。
摩爾定律是戈登老爺子當年拿尺子量了一下已有的數據做了一個線性擬合說出來的，只能算一個經驗定律，只有一定指導意義而已。
現在主流的工藝節點已經從22nm走到了14/16nm，不過還是使用DUV+Immersion的光刻方式。DUV的波長貌似在130nm(*ArF, 193nm)左右，即使加上immersion，要想使瑞麗散射（兩束光最近到多近依然能被分辨）達到14/16nm也是一件十分困難的事情。這就是為什麼intel14nm的需要30-50層光刻(誤，應為31 process steps for spacer double patterning at 32nm node)才能達到的原因（這麼多次光刻，可想而知要維持一定的良率，需要多大的科研投入啊）。
TSMC自家的16nm工藝一直受制於良率的問題，導致好多大客戶都開始轉頭Samsung，這也是最近業界高呼Samsung代工即將（或者已經？）超越TSMC的原因。不過大部分人認為TSMC可能將更多的精力放在了10nm節點的研發上（畢竟14/16nm已經落後Samsung和intel了）。
TSMC的10nm很大程度上依賴於ASML的EUV光刻機（波長13.5nm，7nm/10nm節點光刻妥妥的）。不過ASML的EUV也老是一退再退，TSMC估計在16年才能試產10nm吧。
Intel以前一直決定不使用EUV（因為技術老是突破不了），不過最近ASML發消息說要給美國一家合作夥伴發15台EUV的光刻機，乖乖，一次搞這麼多（TSMC貌似也就兩台或者四台吧），估計也只有Intel能吃的下吧（Micron或者Global Foundry也有可能，但是我更傾向於是intel）。
說一個笑話（真事），2015年ISSCC上，Samsung的發言人（或者其他領導同志？）豪言Samsung做到5nm也不是難事，不過沒有披露任何細節，所以大家當笑話聽聽就可以了。

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除了光刻技術的改進，材料也將會是一個重頭戲。
現在各家都投了大量的人力物力在新材料的研發上（有些也不算新啦），Ge溝道，III-V溝道的MOSFET每年的ISSCC上不少paper，同樣工藝節點下，性能確實更好，但是，集成電路行業是一個嚴格控制成本控制良率的行業，複雜的材料生長工藝（其實也就是普通的MOCVD啦，但是相對Si的生長確實複雜了不少）導致的成本的提升將會是一大硬傷。至於nanowire或者graphene等基於bottom-up技術的納米技術，對於近十年的市場而言，我只能呵呵了。

哦，據說intel 10nm打算用planar而不是finfet。（不要問我聽誰說的，呵呵）

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最近IBM release了7nm的20B transistor的chip，EUV + SiGe channel，剛過去的VLSI2015貌似沒有報道，估計年底的IEDM應該會有相關paper出來吧，嚴重懷疑實驗室某畢業的師兄參與了其開發，但願能在author list中看到吧

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才發現iedm2015並沒有IBM 7nm chip的報道

摩爾定律會在20nm節點上停留較長時間，目前只有英特爾一家通過FinFET技術能達到14nm上的量產。在此期間有很多創新可以被使用，比如意法半導體的fully depleted SOI(FDSOI), 將與英特爾的FinFET競爭。

20nm以下，還有FinFET on SOI， tri-gate FinFET等新技術去做。另外DRAM, FLASH等內存的scaling也需要繼續前進，可以引入新的結構比如3D集成。這些都做到以後，邏輯電路和內存可以用2.5D，3D集裝在一個stack上。

到這個時候，也許新的patterning, process, material等的相關技術就成熟了，摩爾定律最終會進入10nm以下，達到7nm甚至5nm。這時FinFET已經不能滿足要求了。目前正在研究的一種技術叫做gate-all-around, 或是nanowire channels (Nanowire Transistors Could Keep Moore』s Law Alive),是目前可預見的在硅上能實現的最終的技術。

等這項技術實現量產的時候，應該已經是10年15年以後了。到時候，摩爾定律真的就到頭了。

樓上的碼農，你們都不知道光電，量子的都轉行跟你們搶飯碗了嗎

維持摩爾定律，主要努力方向有兩條：
一個是縮小特徵尺寸，65nm、45nm、32nm、22nm、16/14nm。越小的尺寸，相同的面積，當然就塞進了越多的晶體管，性能也就隨之提升。
除了縮小特徵尺寸這種簡單粗暴的方法，還有很多其他方法可以使用、並且現在也的確在使用，包括應變硅、高k/金屬柵（HKMG）、FinFET等，用來提高電子遷移率、減少漏電流、增強對溝道的控制，說回來，還是提高性能。
第一條路快到頭了，咱還有第二條路，不是？雖然能撐多久，沒人知道~_~

摩爾自己本身也沒說這是一個「定律」吧

這只是一個類似於經驗結論一樣的東西，不過現在也快走到物理極限了

包括英特爾的tick-tock戰略也快走不下去了

答案是摩爾定律在未來一定失效。

現在晶元的技術的極限在於晶元的集成電路的兩條導線不可能無限接近，即使技術上能實現。因為兩條導線的距離過進會發生量子躍遷，就是說一條電路上導線的電子會通過中間的絕緣體跑到另一條導線上，造成電路失效。具體請參見隧道效應。

那麼在未來晶元技術發展的方向是什麼？譬如提高最基本元件的計算速度，也就是說0轉換到1的時間，這涉及到改變基礎元件的物理結構，或者使電流能承載更多信息，如使用磁性晶元，把電子自旋的極化率加以利用。

如果這些方面得到突破，現在技術下的晶元速度可以輕鬆提高几百倍，遠遠超過使用需要，那麼很可能降低集成化密度以降低成本。

自從按摩店出了ryzen
intel:摩爾定律突然又有效了#滑稽

後面會失效的。一開始是根據數據推測的摩爾定律，後來就是根據摩爾定律制定schedule了，所以…本來就不是什麼嚴謹的定律。

10nm.........你們都想一想那麼賺錢的業務前幾天IBM為什麼還倒貼錢賣給格羅方德了，答案是達到經濟效益的極限了，邊際效益遞減，再往後投入就超過產出了。再往下走是製造極限，再往下走是研究極限..........摩爾定律說實話就是資本家的奴隸定律，集成電路的進化論就是資本家滾滾財富來源的保障，奴隸主說我們要開發新一代產品/工藝，於是下面便孜孜不倦夜以繼日的研究開發，這個遊戲從上世紀五六十年代玩到現在，直到一天奴隸主開始懷疑這個指揮棒要失效了，於是就說我不玩了，下面的螞蟻開始焦慮了。。。。是硬體總是有極限的。

別太把 cpu 摩爾定律當回事了。個人感覺純粹只是個人 yy出來的。

準確來說這個定律和物理定律等等是完全不同的，一個是自然規律，一個是人為預測。

換材料啊，IBM不是在嘗試使用光子代替電子嘛，反正各種腦洞都得開一開。

不負責任推測：硅晶體管可以戰到3nm。

1.啟動黑暗森林威脅。

2.要求三體人立即撤回智子干擾。

3.在基礎科學上尋求突破。

關於Moore定律是否延續，是有兩種觀點的。

學術界普遍認為它即將失效，或者已經失效了。光刻界泰斗級人物Chris Mack曾戲謔地表態：「I predicted that Moore』s Law would end on Wednesday, Feb. 26, 2014.」

而產業界卻不這麼認為，至少覺得應該還能延續幾年，這當然跟公司的利益直接相關。比如鄙人所在公司（ASML）就認為Moore定律最少都能延遲到2020年，尺度能達到5 nm左右，實現的主要技術就是EUV。

EUV採用反射成像，現在TSMC，Samsung等公司16 nm，14 nm工藝都採用此設備。而未來主要的突破在於提高光源功率和增大NA上。光源功率現在產業界使用的能達90 W，預期年末能到250 W。而NA能從現在的0.33增加到0.5甚至更大。

所以，近幾年Moore定律依然有效。

還可以有量子計算機. 不過還沒成功(據說有成功案例,不過對環境要求比較嚴格,普及到平常百姓家估計還需要挺久).

以下來自維基百科詞條電子計算機關於下一代計算機的部分:

自問世以來數字計算機在速度和能力上有了可觀的提升，迄今仍有不少課題顯得超出了當前計算機的能力所及。對於其中一部分課題，傳統計算機是無論如何也不可能實現的，因為找到一個解決方法的時間還趕不上問題規模的擴展速度。因此，科學家開始將目光轉向生物計算技術和量子理論來解決這一類問題。比如，人們計劃用生物性的處理來解決特定問題（DNA計算）。由於細胞分裂的指數級增長方式，DNA計算系統很有可能具備解決同等規模問題的能力。當然，這樣一個系統直接受限於可控制的DNA總量。

量子計算機，顧名思義，利用了量子物理世界的超常特性。一旦能夠造出量子計算機，那麼它在速度上的提升將令一般計算機難以望其項背。當然，這種涉及密碼學和量子物理模擬的下一代計算機還只是停留在構想階段。

來源:電子計算機

未來可能取代目前技術的三種類型:

DNA運算

量子計算機

Optical computing