晶元裡面有幾千萬的晶體管是怎麼實現的？
關鍵點不是操作的步驟,而是怎麼弄的那麼小,畢竟，按照普通人的理解,細都頭髮絲就很難準確操作了,希望各位大神解釋下怎麼刻那麼細的?
額 .. 既然被邀請了我就說一下吧: (話說為啥破布大神不在了...)
那個… 有不少示意圖， 流量黨酌情進
感謝各位的指正！
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要想造個晶元, 首先, 你得畫出來一個長這樣的玩意兒給Foundry (外包的晶圓製造公司)
(此處擔心有版權問題… 畢竟我也是拿別人錢幹活的苦逼phd… 就不放全電路圖了… 大家看看就好， 望理解！ ）
再放大...
cool! 我們終於看到一個門電路啦! 這是一個NAND Gate(與非門), 大概是這樣:
A, B 是輸入, Y是輸出.
其中藍色的是金屬1層, 綠色是金屬2層, 紫色是金屬3層, 粉色是金屬4層...
那晶體管(更正, 題主的"晶體管" 自199X年以後已經主要是 MOSFET, 即場效應管了 ) 呢?
仔細看圖, 看到裡面那些白色的點嗎? 那是襯底, 還有一些綠色的邊框? 那些是Active Layer (也即摻雜層.)
-------------------------分割線, 此線以下可隨意轉載, 以上不行---------------------------------
-------------------------分割線, 此線以下可隨意轉載, 以上不行---------------------------------
-------------------------分割線, 此線以下可隨意轉載, 以上不行---------------------------------
然後Foundry是怎麼做的呢? 大體上分為以下幾步:
首先搞到一塊圓圓的硅晶圓, (就是一大塊晶體硅, 打磨的很光滑, 一般是圓的)
此處重新排版, 圖片按照生產步驟排列. 但是步驟總結單獨寫出.
1. 濕洗 (用各種試劑保持硅晶圓表面沒有雜質)
2. 光刻 (用紫外線透過蒙版照射硅晶圓, 被照到的地方就會容易被洗掉, 沒被照到的地方就保持原樣. 於是就可以在硅晶圓上面刻出想要的圖案. 注意, 此時還沒有加入雜質, 依然是一個硅晶圓. )
3. 離子注入 (在硅晶圓不同的位置加入不同的雜質, 不同雜質根據濃度/位置的不同就組成了場效應管.)
4.1干蝕刻 (之前用光刻出來的形狀有許多其實不是我們需要的,而是為了離子注入而蝕刻的. 現在就要用等離子體把他們洗掉, 或者是一些第一步光刻先不需要刻出來的結構, 這一步進行蝕刻).
4.2濕蝕刻 (進一步洗掉, 但是用的是試劑, 所以叫濕蝕刻).
--- 以上步驟完成後, 場效應管就已經被做出來啦~ 但是以上步驟一般都不止做一次, 很可能需要反反覆復的做, 以達到要求. ---
5 等離子沖洗 (用較弱的等離子束轟擊整個晶元)
6 熱處理, 其中又分為:
6.1 快速熱退火 (就是瞬間把整個片子通過大功率燈啥的照到1200攝氏度以上, 然後慢慢地冷卻下來, 為了使得注入的離子能更好的被啟動以及熱氧化)
6.2 退火
6.3 熱氧化 (製造出二氧化硅, 也即場效應管的柵極(gate) )
7 化學氣相澱積(CVD), 進一步精細處理表面的各種物質
8 物理氣相澱積 (PVD), 類似, 而且可以給敏感部件加coating
9 分子束外延 (MBE) 如果需要長單晶的話就需要這個..
10 電鍍處理
11 化學/機械 表面處理
然後晶元就差不多了, 接下來還要:
12 晶圓測試
13 晶圓打磨
就可以出廠封裝了.
我們來一步步看:
1上面是氧化層, 下面是襯底(硅) -- 濕洗
2 一般來說, 先對整個襯底注入少量(10^10 ~ 10^13 / cm^3) 的P型物質(最外層少一個電子), 作為襯底 -- 離子注入
3先加入Photo-resist, 保護住不想被蝕刻的地方 -- 光刻
4.上掩膜! (就是那個標註Cr的地方. 中間空的表示沒有遮蓋, 黑的表示遮住了.) -- 光刻
5 紫外線照上去... 下面被照得那一塊就被反應了 -- 光刻
6.撤去掩膜. -- 光刻
7 把暴露出來的氧化層洗掉, 露出硅層(就可以注入離子了) -- 光刻
9 然後光刻完畢後, 往裡面狠狠地插入一塊少量(10^14 ~ 10^16 /cm^3) 注入的N型物質
就做成了一個N-well (N-井) -- 離子注入
10 用干蝕刻把需要P-well的地方也蝕刻出來. 也可以再次使用光刻刻出來. -- 干蝕刻
11 上圖將P-型半導體上部再次氧化出一層薄薄的二氧化硅. -- 熱處理
12 用分子束外延處理長出的一層多晶硅， 該層可導電 -- 分子束外延
13 進一步的蝕刻, 做出精細的結構. (在退火以及部分CVD) -- 重複3-8光刻 + 濕蝕刻
13 進一步的蝕刻, 做出精細的結構. (在退火以及部分CVD) -- 重複3-8光刻 + 濕蝕刻
14 再次狠狠地插入大量(10^18 ~ 10^20 / cm^3) 注入的P/N型物質, 此時注意MOSFET已經基本成型. -- 離子注入
15 用氣相積澱 形成的氮化物層 -- 化學氣相積澱
16 將氮化物蝕刻出溝道 -- 光刻 + 濕蝕刻
17 物理氣相積澱長出 金屬層 -- 物理氣相積澱
18 將多餘金屬層蝕刻. 光刻 + 濕蝕刻
重複 17-18 長出每個金屬層
哦對了... 最開始那個晶元, 大小大約是1.5mm x 0.8mm
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啊~~ 找到一本關於光刻的書, 更新一下, 之前的回答有謬誤.. 見諒見諒! :
書名: &<&< IC Fabrication Technology &>&> By BOSE
細說一下光刻. 題主問了: 小於頭髮絲直徑的操作會很困難, 所以光刻(比如說100nm)是怎麼做的呢?
比如說我們要做一個100nm的門電路(90nm technology), 那麼實際上是這樣的:
這層掩膜是第一層, 大概是10倍左右的Die Size
有兩種方法製作: Emulsion Mask 和 Metal Mask
Emulsion Mask:
這貨解析度可以達到 2000line / mm (其實挺差勁的... 所以sub-micron ,也即um級別以下的 VLSI不用... )
這貨解析度可以達到 2000line / mm (其實挺差勁的... 所以sub-micron ,也即um級別以下的 VLSI不用... )
製作方法: 首先: 需要在Rubylith (不會翻譯...) 上面刻出一個比想要的掩膜大個20倍的形狀 (大概是真正製作尺寸的200倍), 這個形狀就可以用激光什麼的刻出來, 只需要微米級別的刻度.
然後:
給!它!照!相! , 相片就是Emulsion Mask!
給!它!照!相! , 相片就是Emulsion Mask!
如果要拍的"照片"太大, 也有分區域照的方法.
Metal Mask:
製作過程:
1. 先做一個Emulsion Mask, 然後用Emulsion Mask以及我之前提到的17-18步做Metal Mask! 瞬間有種Recursion的感覺有木有!!!
2. Electron beam:
大概長這樣
製作的時候移動的是底下那層. 電子束不移動.
就像印表機一樣把底下打一遍.
好處是精度特別高, 目前大多數高精度的(&<100nm技術)都用這個掩膜. 壞處是太慢...
做好掩膜後:
Feature Size = k*lamda / NA
k一般是0.4, 跟製作過程有關; lamda是所用光的波長; NA是從晶元看上去, 放大鏡的倍率.
以目前的技術水平, 這個公式已經變了, 因為隨著Feature Size減小, 透鏡的厚度也是一個問題了
Feature Size = k * lamda / NA^2
恩.. 所以其實掩膜可以做的比晶元大一些. 至於具體製作方法, 一般是用高精度計算機探針 + 激光直接刻板. Photomask(掩膜) 的材料選擇一般也比硅晶片更加靈活, 可以採用很容易被激光汽化的材料進行製作.
今天突然發現我還忘了一個很重要的點! 找了一圈知乎找到了! 多謝 @又見山人 !!
浸沒式光刻
你所在或了解的領域有哪些技術上不是很複雜，但 idea 非常好，很有原創性的研究？ - 科學
這個光刻的方法絕壁是個黑科技一般的點! 直接把Lamda縮小了一個量級, With no extra cost! 你們說吼不吼啊!
Food for Thought: Wikipedia上面關於掩膜的版面給出了這樣一幅圖, 假設用這樣的掩膜最後做出來會是什麼形狀呢?
於是還沒有人理Food for thought...
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大部分附圖, 來自AnandTech | An Introduction to Semiconductor Physics, Technology, and Industry ,
附圖的步驟在每幅圖的下面標註, 一共18步.
如有錯誤歡迎指教!
其中, 步驟1-15 屬於 前端處理 (FEOL), 也即如何做出場效應管
步驟16-18 (加上許許多多的重複) 屬於後端處理 (BEOL) , 後端處理主要是用來布線. 最開始那個大晶元裡面能看到的基本都是布線! 一般一個高度集中的晶元上幾乎看不見底層的矽片, 都會被布線遮擋住.
版權歸原網站 (ANAND TECH) 以及原作者所有, 僅供示意參考(實在懶得自己畫了..)
之前的晶元圖來自我自己的設計.
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SOI (Silicon-on-Insulator) 技術:
傳統CMOS技術的缺陷在於: 襯底的厚度會影響片上的寄生電容, 間接導致晶元的性能下降. SOI技術主要是將 源極/漏極 和 矽片襯底分開, 以達到(部分)消除寄生電容的目的.
傳統:
SOI:
製作方法主要有以下幾種(主要在於製作硅-二氧化硅-硅的結構, 之後的步驟跟傳統工藝基本一致.)
1. 高溫氧化退火:
在硅表面離子注入一層氧離子層
等氧離子滲入硅層, 形成富氧層
高溫退火
成型.
或者是2. Wafer Bonding(用兩塊! )
不是要做夾心餅乾一樣的結構嗎? 爺不差錢! 來兩塊!
來兩塊!
對硅2進行表面氧化
對硅2進行氫離子注入
翻面
將氫離子層處理成氣泡層
切割掉多餘部分
成型! + 再利用
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22nm Ivy Bridge 製作(來源: Intel__The_Making_of_a_Chip_with_22nm_3D_Transistors ) -- 牆內用戶
youtube.com 的頁面 -- 牆外用戶
(原諒我直接視頻截圖了, 3D圖 Visio真心畫不出啊!!!)
光刻
離子注入
微觀圖長這樣:
再次光刻+蝕刻
撤去保護, 中間那個就是Fin
撤去保護, 中間那個就是Fin
門部位的多晶硅/高K介質生長
門部位的多晶硅/高K介質生長
門部位的氧化層生長
長成這樣
源極 漏極製作(光刻+ 離子注入)
初層金屬/多晶硅貼片
初層金屬/多晶硅貼片
蝕刻+成型
物理氣相積澱長出表面金屬層(因為是三維結構, 所有連線要在上部連出)
機械打磨(對! 不打磨會導致金屬層厚度不一致)
成型!
連線
就大概醬紫...
-------看到 @呆濤 和 @老驥伏櫪 的答案，感覺基本已經涵蓋了一個電路從設計走到生產的每一步。但是感覺在細節上還是存在一些問題：
1. 當前CPU上的晶體管已經遠遠不是千萬級別的概念，而是數個billion。
2. 目前最先進的製程工藝是Intel 剛剛公布的14nm工藝，Fin Pitch小於 50nm，可以說是技術上的一個飛躍了。關於所謂的14nm，實際只能初略的反映工藝的一個技術節點，真正的溝道長度要比14nm要長一些。
3. 關於14nm之後的技術，目前理論預測的極限大概在3nm左右。出去開會的時候和一些工業界的大牛們有過一些學習，據說目前10nm已經完成了大規模生產最初階段的論證，而7nm也基本完成了實驗室階段的研發。感覺5nm，甚至是3nm只是時間上的問題。
4. 關於CPU的生產流程，實際只包含Intel的工藝是不完整的。目前技術上有兩大陣營，一者是Intel為首的Bulk Si FinFET 技術，一者是IBM為首的 SOI Si 技術，兩者技術各有利弊。
5. 關於那麼多晶體管是怎麼弄上去的，實際最本質的還是光刻技術 Photolithography,隨著特徵尺寸的縮小，光刻的重要性已經上升到無法上升的地步了，以至於出現了EUV Extreme ultraviolet lithography 和Multiple patterning Multiple patterning 等諸多逆天的技術，光這些技術都可以說上很多文字了。
5. 半導體產業毋庸置疑是近百年最為激動人心的領域，正是這無數的晶體管一代又一代的更新變革才有了近些年幾乎爆炸式的IT 技術進步。
6. 之前很難想像那幾十億個晶體管能幾乎完全一致並且整齊劃一的工作而不出現任何錯誤，這本身就是一件非常amazing的事情，其實在那小小的CPU背後包含了無數人幾十年的心血（Intel在美國的技術研發部門有一萬多人，其中有8000多PhD，可想而知其中投入的人力物力之大），於是這個問題就不難理解了。
之前因為科研需求拆過一個CPU。
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這是一個Top-down View 的SEM照片，可以非常清晰的看見CPU內部的層狀結構，越往下線寬越窄，越靠近器件層。
這是CPU的截面視圖，可以清晰的看到層狀的CPU結構，由上到下有大約10層，其中最下層為器件層，即是MOSFET晶體管。
拆解的CPU是AMD的產品，AMD作為IBM陣營的公司，同Intel不同，其採用的是SOI 襯底技術。
-----------------------------------------------------------------------------------------------------------------------關於之前提到的Intel 14nm 技術，在去年的國際電子器件會議上（IEDM2014），Intel公布了其的具體的技術細節，雖然還是有些語焉不詳，但已經能夠比較完整了解其中的一些工藝進展。
此為3D FinFET中的Fin結構，Fin Pitch（兩個Fin之間的距離）為40nm，這對於工藝上是很大的挑戰了，同時對於提高集成度縮小成本具有非常重要的意義。
此為3D FinFET中的Fin結構，Fin Pitch（兩個Fin之間的距離）為40nm，這對於工藝上是很大的挑戰了，同時對於提高集成度縮小成本具有非常重要的意義。
這是整個CPU某一區域的截面TEM圖，很明顯比我那個粗糙的SEM要清楚太多了。最下層同樣是晶體管。
這是整個CPU某一區域的截面TEM圖，很明顯比我那個粗糙的SEM要清楚太多了。最下層同樣是晶體管。
這張圖上顯示了Intel最新採用的Air Gap技術，圖中黑色區域即是air gap。因為空氣的K值近乎最低，此舉有利於減小互聯線之間的寄生電容，減小信號delay。
這張圖上顯示了Intel最新採用的Air Gap技術，圖中黑色區域即是air gap。因為空氣的K值近乎最低，此舉有利於減小互聯線之間的寄生電容，減小信號delay。
----------------------------------------------------------------------------------------------------------------------同時在IEDM 2014上IBM也公布了SOI陣營的14nm技術，相比Intel的技術，IBM要更加fancy和複雜，估計成本也要高不少。
和Intel的體硅（Bulk Si）技術不一樣，IBM採用的是絕緣體上硅（SOI）上的3D晶體管。
和Intel的體硅（Bulk Si）技術不一樣，IBM採用的是絕緣體上硅（SOI）上的3D晶體管。
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關於7nm以後的technology node，其實工業界也是莫衷一是，Wiki上認為5nm(5 nanometer)將是Moore『s Law的盡頭，但Intel也有大牛表示FinFET技術可以把Moore』s Law 推展至3nm（Moore"s Law Dead by 2022, Expert Says， 7nm, 5nm, 3nm: The new materials and transistors that will take us to the limits of Moore』s law）.
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關於提到的EUV（極紫外）光刻技術，其採用波長為13.5nm的紫外光用於光刻，因為波長遠小於當前使用的193nm光源，因為光的衍射帶來的精度問題將大大減小，但小波長意味著非常高的能量（正比於光波的頻率，反比于波長），因此如何得到穩定、合適、大功率的光源是一個極難的問題，同時因為極小的波長，普通用於聚焦的透鏡將無法使用，只能使用反射式透鏡，這也是一個極難的問題。據說目前TSMC 非常看好此項技術，已經入手好幾台了，只是Intel仍然按兵不動，據說還要接著弄multiple patterning。
貼一張圖，給大家一個簡單的認識, ASML的某個型號的EUV光刻機，猜測是NXE 33XX的某個型號。售價120 Million Dollar，合人民幣7.2億元，需要動用波音747 運輸11架次才能從荷蘭運抵目的地。半導體產業是知識密集型，資本密集型工業，只有大佬們玩得起。
前方大量圖片預警，請非Wifi黨留步。。。。。。。
簡單地說，處理器的製造過程可以大致分為沙子原料(石英)、硅錠、晶圓、光刻(平版印刷)、蝕刻、離子注入、金屬沉積、金屬層、互連、晶圓測試與切割、核心封裝、等級測試、包裝上市等諸多步驟，而且每一步裡邊又包含更多細緻的過程。
下邊就圖文結合，一步一步看看：
下邊就圖文結合，一步一步看看：
沙子：硅是地殼內第二豐富的元素，而脫氧後的沙子(尤其是石英)最多包含25％的硅元素，以二氧化硅(SiO2)的形式存在，這也是半導體製造產業的基礎。
硅熔煉：12英寸/300毫米晶圓級，下同。通過多步凈化得到可用於半導體製造質量的硅，學名電子級硅(EGS)，平均每一百萬個硅原子中最多只有一個雜質原子。此圖展示了是如何通過硅凈化熔煉得到大晶體的，最後得到的就是硅錠(Ingot)。
單晶硅錠：整體基本呈圓柱形，重約100千克，硅純度99.9999％。
第一階段的合影。
第一階段的合影。
硅錠切割：橫向切割成圓形的單個矽片，也就是我們常說的晶圓(Wafer)。順便說，這下知道為什麼晶圓都是圓形的了吧？
晶圓：切割出的晶圓經過拋光後變得幾乎完美無瑕，表面甚至可以當鏡子。事實上，Intel自己並不生產這種晶圓，而是從第三方半導體企業那裡直接購買成品，然後利用自己的生產線進一步加工，比如現在主流的45nm HKMG(高K金屬柵極)。值得一提的是，Intel公司創立之初使用的晶圓尺寸只有2英寸/50毫米。
第二階段合影。
第二階段合影。
光刻膠(Photo Resist)：圖中藍色部分就是在晶圓旋轉過程中澆上去的光刻膠液體，類似製作傳統膠片的那種。晶圓旋轉可以讓光刻膠鋪的非常薄、非常平。
光刻：光刻膠層隨後透過掩模(Mask)被曝光在紫外線(UV)之下，變得可溶，期間發生的化學反應類似按下機械相機快門那一刻膠片的變化。掩模上印著預先設計好的電路圖案，紫外線透過它照在光刻膠層上，就會形成微處理器的每一層電路圖案。一般來說，在晶圓上得到的電路圖案是掩模上圖案的四分之一。
光刻：由此進入50-200納米尺寸的晶體管級別。一塊晶圓上可以切割出數百個處理器，不過從這裡開始把視野縮小到其中一個上，展示如何製作晶體管等部件。晶體管相當於開關，控制著電流的方向。現在的晶體管已經如此之小，一個針頭上就能放下大約3000萬個。
第三階段合影。
第三階段合影。
溶解光刻膠：光刻過程中曝光在紫外線下的光刻膠被溶解掉，清除後留下的圖案和掩模上的一致。
蝕刻：使用化學物質溶解掉暴露出來的晶圓部分，而剩下的光刻膠保護著不應該蝕刻的部分。
清除光刻膠：蝕刻完成後，光刻膠的使命宣告完成，全部清除後就可以看到設計好的電路圖案。
第四階段合影。
第四階段合影。
光刻膠：再次澆上光刻膠(藍色部分)，然後光刻，並洗掉曝光的部分，剩下的光刻膠還是用來保護不會離子注入的那部分材料。
離子注入(Ion Implantation)：在真空系統中，用經過加速的、要摻雜的原子的離子照射(注入)固體材料，從而在被注入的區域形成特殊的注入層，並改變這些區域的硅的導電性。經過電場加速後，注入的離子流的速度可以超過30萬千米每小時。
清除光刻膠：離子注入完成後，光刻膠也被清除，而注入區域(綠色部分)也已摻雜，注入了不同的原子。注意這時候的綠色和之前已經有所不同。
第五階段合影。
第五階段合影。
晶體管就緒：至此，晶體管已經基本完成。在絕緣材(品紅色)上蝕刻出三個孔洞，並填充銅，以便和其它晶體管互連。
電鍍：在晶圓上電鍍一層硫酸銅，將銅離子沉澱到晶體管上。銅離子會從正極(陽極)走向負極(陰極)。
銅層：電鍍完成後，銅離子沉積在晶圓表面，形成一個薄薄的銅層。
第六階段合影。
第六階段合影。
拋光：將多餘的銅拋光掉，也就是磨光晶圓表面。
金屬層：晶體管級別，六個晶體管的組合，大約500納米。在不同晶體管之間形成複合互連金屬層，具體布局取決於相應處理器所需要的不同功能性。晶元表面看起來異常平滑，但事實上可能包含20多層複雜的電路，放大之後可以看到極其複雜的電路網路，形如未來派的多層高速公路系統。
第七階段合影。
第七階段合影。
晶圓測試：內核級別，大約10毫米/0.5英寸。圖中是晶圓的局部，正在接受第一次功能性測試，使用參考電路圖案和每一塊晶元進行對比。
晶圓切片(Slicing)：晶圓級別，300毫米/12英寸。將晶圓切割成塊，每一塊就是一個處理器的內核(Die)。
丟棄瑕疵內核：晶圓級別。測試過程中發現的有瑕疵的內核被拋棄，留下完好的準備進入下一步。
第八階段合影。
第八階段合影。
單個內核：內核級別。從晶圓上切割下來的單個內核，這裡展示的是Core i7的核心。
封裝：封裝級別，20毫米/1英寸。襯底(基片)、內核、散熱片堆疊在一起，就形成了我們看到的處理器的樣子。襯底(綠色)相當於一個底座，並為處理器內核提供電氣與機械界面，便於與PC系統的其它部分交互。散熱片(銀色)就是負責內核散熱的了。
處理器：至此就得到完整的處理器了(這裡是一顆Core i7)。這種在世界上最乾淨的房間里製造出來的最複雜的產品實際上是經過數百個步驟得來的，這裡只是展示了其中的一些關鍵步驟。
第九階段合影。
第九階段合影。
等級測試：最後一次測試，可以鑒別出每一顆處理器的關鍵特性，比如最高頻率、功耗、發熱量等，並決定處理器的等級，比如適合做成最高端的Core i7-975 Extreme，還是低端型號Core i7-920。
裝箱：根據等級測試結果將同樣級別的處理器放在一起裝運。
零售包裝：製造、測試完畢的處理器要麼批量交付給OEM廠商，要麼放在包裝盒裡進入零售市場。
PS：以上是曾經在在驅動之家看到的CPU的製造過程，從沙子到晶元：且看處理器是怎樣煉成的；感覺過程很有意思，遂現在分享給大家。如果有興趣的話可以進一步觀看視頻，從沙子到晶元，Intel英特爾處理器製作過程。
終於出現自己領域內的問題了，怎能不答。
微電子專業，非學霸，乃學渣，疏漏之處，還望指正。
———————————————工程量比想像中大..ORZ————————————————
先列下提綱，之後回去查資料將細節補上，好多東西都忘了T_T... 學渣水平也有好處，那就是會盡量說的大白話一點。
其實，晶元製造不是將晶體管「放」上去，而是一個總體上做減法的過程，是在硅晶圓上把晶體管給一步步雕出來的。好比是先找到個木頭，然後再一刀一刀剮出個木雕來。
———————————————————————————————————————
基本背景(可跳過）
集成電路從一個想法到最後的實現，依託於背後一大批學科作為理論支撐，當然還要加上人類驚人的創造力和執行力。
什麼是半導體？為什麼斯坦福旁邊的地方叫矽谷而不叫絕情谷？半導體物理和固體物理告訴你硅的秘密。電路究竟是如何自嗨的？電阻、電容、電感是如何在一起鬥地主的？電路分析告訴你。MP3內心的小鹿亂撞是如何被神奇地放大成重金屬搖滾的？婀娜多姿的矩形波、正弦波、三角波、動感光波、宇智波...是如何翩翩起舞的？模擬（集成）電路告訴你。加減乘除與或非、cpu和memory，究竟是如何帶你遊戲帶你飛的？數字（集成）電路告訴你。
既然如此，那我就不告訴你了。。(￣ε(#￣)☆
科技革命進入電氣時代後，人們使用電路實現各種各樣的功能：開關-燈泡是最簡單的電路，夜幕下斑斕閃爍的霓虹燈用到了稍微複雜的電路，一個城市的交通指揮燈則用到了更複雜的系統電路來控制，等等。人們把各種簡單的電路集合在一起，就可以實現更複雜的功能，比如可以計算、可以編碼解碼、可以《威風堂堂》、可以《速度與激情》、可以《王者農藥》等等。當傑克·基爾比和羅伯特·諾伊思靈光一現、將所有電路元件集合在一塊小小的基片上後，技術宅成功逆襲了。
=============&>
好了，下面開始進行嚴肅的科普（正經臉）。
集成電路的結構和組成（可跳過）
先來講一講，為啥大家都說晶元里有成萬上億個晶體管？晶體管是什麼東東？感興趣的可以看看這一部分。
一、紙上談IC
一般的，我們用由上而下的層級來認識集成電路，這樣便於理解，也更有條理些。
（1）系統級
以手機為例，整個手機是一個複雜的電路系統，它可以打電話、可以玩遊戲、可以聽音樂、可以嗶--。它由多個晶元以及電阻、電感、電容相互連接而成，稱為系統級。（當然，隨著技術的發展，將一整個系統做在一個晶元上的技術也已經出現多年——SoC技術）
（2）模塊級
在整個系統中分為很多功能模塊各司其職。有的管理電源，有的負責通信，有的負責顯示，有的負責發聲，有的負責統領全局的計算，等等。我們稱為模塊級。這裡面每一個模塊都是一個宏大的領域，都聚集著無數人類智慧的結晶，也養活了很多公司。
（3）寄存器傳輸級（RTL）
那麼每個模塊都是由什麼組成的呢？以占整個系統較大比例的數字電路模塊（它專門負責進行邏輯運算，處理的電信號都是離散的0和1）為例。它是由寄存器和組合邏輯電路組成的。
所謂寄存器就是一個能夠暫時存儲邏輯值的電路結構，它需要一個時鐘信號來控制邏輯值存儲的時間長短。
現實中，我們需要時鐘來衡量時間長短，電路中也需要時鐘信號來統籌安排。時鐘信號是一個周期穩定的矩形波。現實中秒鐘動一下是我們的一個基本時間尺度，電路中矩形波震蕩一個周期是它們世界的一個時間尺度。電路元件們根據這個時間尺度相應地做出動作，履行義務。
組合邏輯呢，就是由很多「與（AND）、或（OR）、非（NOT）」邏輯門構成的組合。比如兩個串聯的燈泡，各帶一個開關，只有兩個開關都打開，燈才會亮，這叫做與邏輯。
一個複雜的功能模塊正是由這許許多多的寄存器和組合邏輯組成的。把這一層級叫做寄存器傳輸級。
圖中的三角形加一個圓圈是一個非門，旁邊的器件是一個寄存器，D是輸入，Q是輸出，clk端輸入時鐘信號。
（4）門級
寄存器傳輸級中的寄存器其實也是由與或非邏輯構成的，把它再細分為與、或、非邏輯，便到達了門級（它們就像一扇扇門一樣，阻擋/允許電信號的進出，因而得名）。
（5）晶體管級
無論是數字電路還是模擬電路，到最底層都是晶體管級了。所有的邏輯門（與、或、非、與非、或非、異或、同或等等）都是由一個個晶體管構成的。因此集成電路從宏觀到微觀，達到最底層，滿眼望去其實全是晶體管以及連接它們的導線。
早期的時候雙極性晶體管（BJT）用的比較多，俗稱三極體。它連上電阻、電源、電容，本身就具有放大信號的作用。像堆積木一樣，可以用它構成各種各樣的電路，比如開關、電壓/電流源電路、上面提到的邏輯門電路、濾波器、比較器、加法器甚至積分器等等。由BJT構建的電路我們稱為TTL（Transistor-Transistor Logic）電路。BJT的電路符號長這個樣子：
後來金屬-氧化物半導體場效應晶體管（MOSFET）的出現，以優良的電學特性、超低的功耗橫掃IC領域。除了模擬電路中BJT還有身影外，基本上現在的集成電路都是由MOS管組成的了。同樣的，由它也可以搭起來成千上萬種電路。而且它本身也可以經過適當連接用來作電阻、電容等基本電路元件。MOSFET的電路符號如下：
如上所述，在實際工業生產中，晶元的製造，實際上就是成千上萬個晶體管的製造過程。
現實中製造晶元的層級順序就要反過來了，從最底層的晶體管開始一層層向上搭建。
基本上，按照「晶體管-&>晶元-&>電路板」 的順序，我們最終可以得到電子產品的核心部件——電路板。
首先我們來看一點關於硅（Silicon）的基礎知識：
1. 硅的摻雜與導電機制
我們知道，金屬可以導電，而且導電過程中是無數定向移動的電子在起作用。而半導體不同，它導電過程中，除了電子，還有一種載流子（電流的載體）也可以形成電流——空穴。
我們知道，硅的最外層電子數量是4個，它們彼此規則地排列在一起，形成穩定的共價鍵（如下圖）。這種情況下，由於最外層電子達到飽和，結構比較穩定，因此較難導電。
磷 (P) 、砷（As）的最外層電子是5個，若我們把其中一個硅原子替換成砷（As），會發生什麼呢？如下圖所示：
可以看到，砷最外層有4個電子與相鄰的硅原子形成共價鍵，這樣就多出來一個相對自由的電子。如果這個矽片中摻雜了很多磷原子，便意味著有很多個這樣多出來的電子，一旦加上電壓，它們就可以順著電場定向移動，從而形成電流。這種摻雜砷（磷）的、由多出的電子定向移動形成電流的硅我們稱為N型硅（N為Negative，帶負電荷之意）。
類似的，如果把硅原子替換成硼（B）原子，如下圖所示：
由於硼的最外層電子只有3個，與周圍的硅原子形成共價鍵之後，還有一個空位沒有填上。我們將這個空位稱為空穴，與電子相反，它帶正電荷。在加上電場後我們認為這個空穴會定向移動，形成電流。（實際上還是電子在移動，但若以電子為參照物便是空穴在移動了，這樣也便於進行理論建模）。相應的，將這種摻雜硼的硅稱作P（Positive）型硅，它的載流子為空穴。
2. MOSFET的基本結構
介紹完硅之後，終於可以來看MOS晶體管了。
MOS管的基本結構很簡單，就是在一個硅基底（Substrate）上，摻雜一定的雜質，形成有源區（下圖中綠色的部分），其中一個為源極（Source），一個為漏極（Drain）。在有源區之間的硅基底上沉積一層金屬，作為柵極（Gate），這樣就構成了一個MOS管。
按照前面所講，摻雜磷/砷的、載流子為電子的MOSFET，稱為NMOS；摻雜硼的、載流子為空穴的MOSFET稱為PMOS。上圖所示為NMOS。圖中的n+不是說它帶正電荷，加號+的意思是摻雜濃度較高，稱為重摻雜。相應的，上圖中硅基底為p-Si，減號- 表示摻雜濃度低，稱為輕摻雜。
那麼這個結構有什麼貓膩呢？想像一下，如果在NMOS的金屬柵極加上一個正電壓會發生什麼？由於金屬與半導體之間有一層氧化物阻隔，可以把金屬-半導體看成一個平板電容的上下兩極，當金屬一極加上了正電壓，金屬-氧化物界面會聚集一層正電荷，它們形成的電場會驅散氧化物-半導體界面的正電荷（空穴），同時把電子吸引過來。隨著電壓的持續增大，氧化物-半導體的交界處會逐漸形成一個由電子聚集而成的溝道（Channel），當電壓到達某一個值，溝道完全形成，聯通了左右的源極和漏極。如果在源極和漏極之間施加一個電壓差，藉助形成的電子溝道，就會有電流流過，NMOS管導通（如下圖）。
MOS管剛好導通時，柵極所施加的電壓臨界值稱為閾(yù)值電壓（Threshold），即上圖中的VT ，柵極上所加的電壓表示為VG。
至於PMOS管，與NMOS管相反，給柵極加上負電壓，源極和漏極之間會形成一個由空穴聚集而成的溝道。所以就有：VTN &>0, VTP&< 0。
所以大家就明白啦，MOS管就像一個開關一樣，可以通過控制柵極的電壓來打開或關斷。有了它，我們就可以像搭積木一樣地搭起各種複雜的電路啦。
例如一個反相器就是由一個PMOS和一個NMOS組成：
圖(a)是MOS管原理圖，圖(b)是反相器的電路符號。PMOS和NMOS的柵極接在一起作為輸入Vin，兩者的漏極作為輸出Vout。如之前所說，當Vin為高電平1時，NMOS導通，PMOS的溝道沒有形成，處於關斷狀態，那麼Vout就等同於Vss的電位，為低電平0；當Vin為低電平0時，NMOS關斷，PMOS導通，此時Vout就等同於Vdd的高電位1。輸出總是與輸入相反，這便是反相器。（現實中，為防止有電流從襯底流向源極和導電溝道，通常將襯底與源極相連。因此此時柵極的電位即使為0，也比襯底的Vdd電位低，足以形成P型溝道。）
像反相器這種由一對PMOS管和NMOS管組成的結構我們稱之為 互補式金屬氧化物半導體（ Complementary Metal-Oxide-Semiconductor, CMOS）。它的優點是省電！在輸入為固定值時，無論高低電平，總有一個管子處於關斷狀態，從Vdd到Vss之間並沒有電流流過，所以它的靜態功耗很低。只有在輸入狀態改變時才會有較大的功耗。
其它的基本邏輯電路如與門、或門，與非門等等都是由純CMOS電路構成。複雜點的電路如靜態隨機存取存儲器、動態隨機存取存儲器的基本單元也是由MOS組成（如下圖），有興趣的童鞋可以去研究下它的原理。
sram的基本結構 from Wikipedia
知道了MOS管是怎麼回事，我們再來看它是怎麼在硅晶圓上製造出來的吧！
———————————————————差點棄坑————————————————————
二、IC的製造 （想直接看晶元製造的可以直接空降至此）
IC的製造大體上有以下幾個過程：
Sand -&> Silicon Ingot (monocrystalline silicion) -&> Wafer -&> Die -&> Chip
沙子 單晶硅錠 晶圓 裸片 封裝好的晶元
（1）晶圓的製造
如上所述，一個晶元的誕生，要從沙子開始說起（What?!）。大家都了解，晶元都是用硅這種材料製造出來的，由之前的介紹，大家大體了解了硅這個東西的物理特性、電學特性很適合我們在它上面搞事情。最關鍵的是，或許是上天恩賜，硅這個東東的來源極其廣泛而廉價——沙子（主要成分是二氧化硅）。想想撒哈拉大沙漠那一望無際的沙丘，是不是跟白撿一樣！（當然，也不是神馬沙子都能拿來當原料的，自然要選擇雜質少、純度高的）。
如何把沙子變成純凈的硅？簡單說就是在一個耐高溫的鍋爐（石墨坩堝）里把沙子熔了，摻點飄著煙霧的魔法藥水，搞個還原反應把二氧化硅還原成硅，再一冷凝，duang——硅！這說起來簡單，細說起來能寫好多博士論文。
具體的化學原料、化學反應式、反應溫度/壓力/氛圍本學渣也基本忘光了，在這裡不贅述。就單說一下還原反應結束後，石墨坩鍋里剩下的熔融的硅是如何變成下圖中的硅錠吧。
硅單質分為兩種形態——單晶硅和多晶硅，大家可以這樣簡單理解：單晶硅就是硅原子們在開閱兵式，所有的傢伙都站得規規矩矩，步伐一致，整齊劃一。而多晶硅就是一群自由散漫的傢伙，有站有坐有卧，有朝南的，有朝東的，還有有朝天的。而我們製造晶元所需要的晶圓是規矩的閱兵式硅。面對一鍋爐熔融躁動的液態硅，聰明的人類把一群紀律嚴明、訓練有素的軍官（單晶硅種，Seed Crystal）派遣到鍋爐里，去馴化這群躁動的小子們。這群小子們迫於軍官的威嚴，乖乖地按照軍官們的指示排列起了方陣，同時軍官們把排好方陣的小夥子們慢慢拉出鍋爐，躁動的靈魂冷靜下來，也變為成熟威嚴的軍官。它後排的小夥子們也受感召，前赴後繼地跟隨前輩們的步伐排好方陣、出鍋爐，完成成人禮。
具體可以看下面的視頻：
http://v.youku.com/v_show/id_XNTY1NTI2Nzc2.html?from=s1.8-1-1.2amp;amp;amp;spm=a2h0k.8191407.0.0最後拉出來的硅錠長下面這個樣子：
有了這一根根亮閃閃的硅棒子，我們接下來要做的是切邊、切片、打磨、清洗、拋光、檢查，最後變成傳說中的晶圓（Wafer）。
大家可以注意到上圖中第4步給硅錠切了一條邊，這是為啥呢？
有切過土豆嗎？老司機切片之前是不是要先橫著來一刀切出一個平面？這樣便於把土豆固定在菜板上，繼而切片、切絲、浸水、晾乾、鍋里擱底油、下辣椒花椒烹出香味...然後老司機切牛肉的時候是不是要找到肉纖維的紋理，順著紋理切？嗯，一個道理，硅錠的這條邊，既起到後續的安裝固定作用，又為確定硅晶向（理解為硅的紋理吧）作出了指示。（吃貨屬性暴露無遺(●′ω`●) ）
後面的切片、磨邊、用藥水清洗、拋光啥的就不贅述了，大家一看就懂。
隨著技術的進步，單片晶圓的大小在逐年增大，現在業界比較常用的是300mm（12寸））和450mm（18寸）的Wafer。
（2） 晶元的製造
To be continued ...
終於看到一個自己還算了解的問題，手癢來回答。其他人提到的部分我就不說了，主要來講講究竟是怎麼刻上去的。下文中的光刻機主要指步進式和掃描式光刻機。
1. 首先我們知道，光刻的大致流程是，一個晶圓（wafer）（通常直徑為300mm）上塗一層光刻膠，然後光線經過一個已經刻有電路圖案（pattern）的掩膜版（mask or reticle）照射到晶圓上，晶圓上的光刻膠部分感光（對應有圖案的部分），接著做後續的溶解光刻膠、蝕刻晶圓等處理。然後再塗一層光刻膠，重複上述步驟幾十次，以達到所需要求；
2. 簡化結構請看下圖。掩膜版和晶圓各自安裝在一個運動平台上（reticle stage and wafer stage）。光刻時，兩者運動到規定的位置，光源打開。光線通過掩膜版後，經過透鏡，該透鏡能夠將電路圖案縮小至原來的四分之一，然後投射到晶圓上，使光刻膠部分感光。
3. 一塊晶圓上有很多die，每一個die上都刻有相同的電路圖案，即一塊晶圓可以出產很多晶元。一個die典型的尺寸是26×32mm。光刻機主要有兩種，一種叫做stepper，即掩膜版和晶圓上的某一個die運動到位後，光源開、閉，完成一次光刻，然後晶圓運動使得下一個die到位，再進行一次光刻，依此類推。而另一種光刻機叫做scanner，即光線被限制在一條縫的區域內，光刻時，掩膜版和晶圓同時運動，使光線以掃描的方式掃過一個die的區域，從而將電路圖案刻在晶圓上（見下圖(b)）。scanner比stepper的優勢在於，可以提供更大的die的尺寸。其原因在於，對於一個固定尺寸的圓透鏡，比如直徑32mm的圓（指投射後的區域大小），其允許透過的光線的區域尺寸是受限的。若採用stepper的step-and-expose方式進行光刻，一個die的區域必須能被包含在直徑32mm的圓中，因此能獲得的最大的die的尺寸為22×22mm；若採用scanner的step-and-scan方式，透鏡能夠提供的矩形區域長度可以到26mm（26×8mm）甚至更長，將光縫設置為這個尺寸，使用掃描的方式便可以獲得26×Lmm的區域（L為掃描長度）。區域示意見下圖(a)。同樣的透鏡在stepper下可以實現更大區域的意義在於，當你需要生產尺寸較大的晶元的時候，換一個更大的透鏡的費用是昂貴的。
4. Scanner的step-and-scan過程的示意圖如下：
5. 為了使每層的電路相互之間不發生干涉，需要對上下平台進行精密運動控制。掃描時上下平台應處於勻速運動階段。目前最小的層疊誤差小於2nm（單個機器內）或3nm（不同機器間）。
5. 為了使每層的電路相互之間不發生干涉，需要對上下平台進行精密運動控制。掃描時上下平台應處於勻速運動階段。目前最小的層疊誤差小於2nm（單個機器內）或3nm（不同機器間）。
6. 光源的波長一般為365、248、193、157甚至13.5 nm（EUV, Extreme Ultraviolet）。因為光刻過程受到衍射限制，光源波長越小，能夠做出的晶元尺寸就越小。
7. 在透鏡和晶圓之間加入折射率大於1的液體（如水），可以減小光線波長，從而提高NA（數值孔徑）和解析度。這種光刻機叫浸潤式（immersion）光刻機。
8. 世界上做高端光刻機的廠家主要有ASML、Nikon和Canon。佳能大概已經不行了。Nikon每年開個會叫做LithoVision。
樓主，我懂你。在上大學之前，我腦子裡「一個晶元上放n多晶體管」的景象是這樣的：
+
+
+
+
……
=
題主的表情一定是這樣的：
這是用怎樣的材料怎樣弄怎樣放怎樣操作才能完成這種工作啊！人類真是太神奇了！學電子的都太牛了！學材料的都太牛了！
反正我是這種感覺。
後來，我學了電子專業。然後我發現，根本就不是這樣先做成單個晶體管再堆在一起的。
我們看到的晶元是這樣的：
放大兩千倍是這樣的：
放大兩萬倍是這樣的：
放大四萬倍是這樣的：
是不是有點眼熟了？是不是覺得有點像樓上大神放的這張圖了？
也就是說，這些晶體管不是「放」上去的，而是在矽片上做出晶體管的性質。怎麼做？這就是大神們在上面說的流程了。
但是，為什麼這樣能夠做出來和晶體管一樣的性質和功能？
那麼就要先了解，晶體管有怎樣的性質？
晶體管作為一種半導體的器件，最最基本的結構還是PN結_百度百科。可以認為，如果能夠實現了PN結的結構功能，再進行相關組合，就可以完成晶體管的製作。我們知道，在矽片或者鍺片中注入五價或者三價元素，就可以完成PN結的製作。PN結也就是上面那張圖中源、漏區（深藍色）與硅襯底（黃色），以及N阱（或P阱，淡藍色）與源、漏區（褐色）形成的結構。
而這個製作的方法，就是樓上說的：離子注入。
有的地方需要注入，有的地方不需要注入怎麼辦？
使用光刻技術。將掩膜版（mask）上的幾何圖形，通過光化學反應轉移到覆蓋在半導體晶片上的感光薄膜層上，就可用來定義集成電路中各種不同區域。可以這樣理解：就類似於在背上的部分地方塗防晒霜再去曬太陽，塗了防晒霜的地方不會被晒黑，沒有塗的晒黑了，就能出來圖案。不同的是光刻中用到的光刻膠（也就是「防晒霜」）分為正膠和負膠，差異就在於塗了膠的地方被留下還是塗了膠的地方被去掉而已。
這樣，基本就完成了管子的製作。之後再用氧化等一系列流程來製造出柵極等需要的部分，噹噹噹噹~管子就完成啦。
當然實際的流程絕對不像我說的這麼簡單，氧化、光刻、注入也絕對不是一次就可以完成的事，反覆交替進行是必須的。完成一個晶體管也是很複雜的呀……具體流程可以看現在排名第一的大神答案，講解得很詳細。
這樣我們就可以看出來，一個管子的完成只是在一小片矽片上做的小手段，而不是像堆積木一樣堆疊晶體管，當然就可以在很小的面積中完成很多很多啦。
不知道這樣說，題主懂了沒有？
——————————————————————————圖片來源：老師上課課件+百度搜索，有問題請聯繫，立刪。
之前的答案好棒棒。我貼個好玩的。
被知友吐槽專業名詞太多，而且不給解釋的，答主採納，重新編輯，強迫症有木有。
——————————————
1，半導體工藝的歷史差不多就是英特爾的歷史；
2，半導體設備的歷史要看ASML、TI、KT、AMAT、TEL、安捷倫、尼康等，而先進設備看ASML跟AMAT就可以了；
3，半導體設計的歷史與現狀查看高通跟聯發科；
4，半導體代工廠查看TSMC和SMIC；
5，差不多了吧。
上述兩個答案，已經很全面了，因為從fab（就是前面朋友說的foundry，這裡特指半導體生產製造代工廠，業內人以fab代稱，以台積電（TSMC）為最，國內中芯國際為代表（SMIC））的PIE（全稱是process integration engineer， 工藝集成工程師，fab里的崗位之一，號稱是fab的靈魂，其實也就是盯著全線工藝的，當然也會做其他的事情 ）出來，所以從其他方面補充一下（純描述，無圖，自行腦補吧）。
目前晶元技術含量最高的，無疑還是電腦晶元跟手機晶元，英特爾的i7（這個不用介紹了吧）處理器裡面是已經是幾十億顆晶體管了，遠遠超過題主說的幾千萬。
將一顆顆比塵埃還小的晶體管，弄上去，是需要一些手段的，嗯，分步驟介紹如下：
首先，得有圖，以前是圖紙，現在是電子圖，總之，得事先規劃好這些晶體管的布局，電路設計師就是做這些的，另外還有版圖設計師、驗證的、模擬的等，將複雜無比的電路給具現到一顆顆晶體管上面，然後就可以開始製造了。
那麼，怎麼製造出來呢，答主PIE出身，對這個算是頗為熟悉，所以介紹的仔細一點。
從MTK（就是聯發科，中低端智能手機的晶元大多就是他家的，感謝聯發科，讓智能手機迅速普及，小米跟魅族想降價，就得繼續用他們的貨，便宜又好用）或高通（高端晶元代名詞，特別貴，還收離譜的授權費，涉嫌壟斷被搞了，不過這家公司真心牛逼）或其他廠家或design house（晶元設計公司，大把的抓，主要就是設計晶元電路的，台灣跟深圳最多）進來的需求到了fab，要生產晶元了，好，fab開始負責接單，首先確認工藝，如果客戶行有餘力，還會提供技術支持，不過一般都是fab自己搞定。
幾十億顆晶元要製造出來，得有一套詳細的流程，什麼時候用什麼機台用什麼條件等，fab里叫flow，就是流水線作業，這個在產品進入量產之前，都會有幾個版本的flow，調工藝條件，叫recipe。
flow好了，就開始生產吧。
現在的工藝條件22/28nm（SMIC的北京新廠研發任務就是承擔這個使命的）台積電量產是ok的吧，不過國內還不行，技術還達不到，40/45nm的已經ok了，SMIC在生產了。目前一般的手機晶元生產過程需要涉及到數十台先進機器，數千個step（就是步驟，這個也解釋我也是醉了），那麼幾十個機台對應幾千個step，就不可避免的要重複使用，所以就有了重複的步驟，正是這一步步的重複，最終將電路圖給實實在在的刻在晶圓上，fab里叫wafer，8寸（就是指wafer的直徑，硅基底）是主流，12寸（直徑300mm）是趨勢，18寸廠（直徑450mm）還得好幾年，目前國內有5家12寸廠（SMIC兩家，華力一家，武芯一家，還有個忘了，英特爾跟三星也有12寸廠，在大連跟西安，不過算是國外的）。
從最開始wafer進來檢測ok，開始清洗，有時候需要做外延，有時候是外延好的產品，fab里目前的工藝需要做幾層oxide（氧化物層）、nitride（氮化物層），然後才是流程化的曝光、顯影、刻蝕、洗邊、填充、研磨（這幾個術語還真不好解釋，參考上個回答的圖文吧）等，跟答案一的步驟類似，就不詳述了。裡面用到的設備都奢侈昂貴，litho區（就是黃光區，在這個區域裡面主要是做光學方面的東西，包括曝光、顯影、檢測等）的immersion（浸潤式，這個是目前光學設備的最頂尖工藝）真是頂天了，ASML（荷蘭的牛逼公司，做光刻機的，最強工藝機台就是他家生產的）的一台機器跟大卡車似的，賣幾億RMB，尼康（尼康的光學鏡頭也是挺牛的，不過還是比不上ASML）的相對便宜些，那些可是代表半導體最頂尖的技術，EUV（深紫外光，光學波長更短，還在研發中）出來至少得再翻幾番吧。
wafer在出廠之前，要檢測WAT（主要指晶元的電性能測試，主要包括電阻、電容、電壓等）啊THK（主要是厚度測試，thickness）啊角度啊等，看產品需要，然後出給客戶，如果客戶那邊檢測ok，後續也沒那麼多麻煩事了，不然呢就得回頭繼續改，或者做yield improve（良率改善，就是提高晶元的良率，業界良心，55nm工藝的良率都是衝刺99%的），好麻煩的。
再補充幾句吧，答主以前做logic CMOS（邏輯電路晶元，與記憶類晶元不同，工藝複雜些）的，晶體管都是共用的，55nm摸過的，關鍵工藝有那麼幾步：AA（就是離子注入的主要位置）、poly（多晶硅材質，電壓就是壓在他上面）、CT（這裡指下面晶體管跟上面金屬線的連接層）、M1（金屬線第一層，一般越先進的工藝，金屬線排布越複雜，不過工藝條件差不多，以第一層來代替後續工藝），AA、Poly更是將晶體管定義出來了，關鍵之處不言而喻，後面的CT、metal不過是將這些晶體管連起來的管路而已，特別是metal，都是重複堆疊，相比較而言更考驗CMP（就是研磨，現在的東西鍍膜了要通過CMP磨平，金屬線填充的高低起伏要靠CMP磨平，所以現在金屬線的工藝水平幾乎受CMP制約）的能力。
做AA、Poly，最考驗litho和etch（刻蝕，一般指離子刻蝕），怎麼樣曝出來符合要求的尺寸，fab叫CD（critical dimension，特徵尺寸，其實就是大家常說的45nm工藝等，poly的線寬），是最核心的工藝，一般fab里最頂尖的機台和工程師就是為這個服務的，intel有魚鰭結構的，後面或者3D晶體管，這個必須大牛才能解釋清楚了。
——————————閑言碎語補充————————————
其實現在大多數晶元製造都是放在fab里做的，intel和三星還在堅持自己一條龍，設計、生產、產品都做了，蘋果據說也買了個廠來製造，個人是不看好的，fab這東西需要積累的太多了，而且很辛苦，利潤也沒那麼高，蘋果自己搞這個，反倒是放棄了自己的長處，估計也不會花費很多心思在上面。
另外，目前晶元製造，除了製造出有源區的晶體管，晶體管後面的布線方式也一起打包做了，就是後面的metal互連，以前用Al（鋁，以前的金屬線材料），現在用導電性更好的Cu（銅，現在的金屬線材料），而且採用大馬士革或者雙大馬士革工藝（鑲嵌工藝，因為大馬士革這個地方的玻璃、寶石鑲嵌工藝很出名，所以用地名代替）來弄，Cu互連技術倒有可能是制約晶元進一步微縮的門檻，需要技術突破的地方。
做晶體管，就不能不說離子注入，fab叫implant，用什麼樣的離子（B-硼，P-磷等），劑量，角度，強度，都很講究，因為這些決定了晶體管的導電特性，先進工藝還用到了halo implant或者分批次注入等方式（這裡主要是為了讓離子注入濃度更均勻），也是需要技術突破的地方。
補充一下怎麼刻那麼細。
頭髮很細嗎，已經很粗了好嗎，請不要用肉眼的判斷來衡量機器的工作能力，一根頭髮的直徑是8w納米，而光學（肉眼可見和紫外）的特徵波長有193、248、400nm多的，具體數字記不清了，不過正是光的特徵波長決定了可以做多細，而immersion機台可以將193再乘以一個係數，現在的28nm技術就是用這個機台搞出來的，而至於7nm等更先進的，估計要等EUV出來。（好像有圖，有時間找找貼上來，我是有多懶得找圖啊）
從普通人角度來看，怎麼可能做這麼細，或者可以這麼理解：我有一個非常穩定的固定裝置，非常精確的對準裝置和檢測裝置，然後有一個非常細的刻刀（光的特徵波長），將wafer牢牢固定之後呢，用非常細的刻刀去操作它，肉眼看不清的圖案它能看清，肉眼做不到的事情它能做到，所以這就是機器的牛逼之處，感謝ASML吧，那是一家最頂尖的公司。
而且晶元也不是所有的地方都細，一般也就AA、Poly、CT、M1細，其他的還好啦，再補充一點，所謂先進技術里那麼細的，fab叫特徵尺寸CD的，指的是Poly的CD，就是常說的28nm技術，45nm技術等。
另外再吐槽一下，並不是晶體管越多越好，反正從答主的工作經驗來看，越先進的工藝，問題越多，可靠性越差，為什麼我們覺得以前的機子耐用，現在的機子經常死機，不是很簡單的嗎，以前的器件像一整個石塊一樣，很牢固，現在的器件像石子粘起來的石塊，任何一個石子出現問題了，整個石塊就崩裂了，所以功能增多的同時，是要損失壽命的。不過大家兩年一換手機，也無所謂了，不是嗎……
……補充……有朋友問12寸的wafer上能做多少顆晶元，以答主做過的55nm晶元為例，從6000顆到3w顆都見過，也聽同事說過十幾萬的，看晶元設計的大小了，也跟功能有關係，有的沒辦法做太小，而有的沒必要做很大，而且隨著集成度越來越高，可能會分岔路走，一方面走功能多樣化，這樣晶元面積很難減小，另一方面走小晶元之後再拼接，這樣wafer上的晶元只會越來越多。
（祝福民族半導體事業）
簡單來說，就是：
你有一塊很光滑的矽片，磨平了。
然後往上面塗一層膠水，等膠水凝固了。
你在一個一個板子上刻上一些圖形，方的，長的，寬的，窄的，按照你的需要。然後這個板子就有些透明，有些不透明了。
用光透過這個板子在塗了膠水的矽片上一照，那麼矽片上有些地方被照到了，有些地方沒有。
被照到的地方就會起變化，用水（或者什麼液體）就可以洗掉，沒有照到的地方還留著，這樣就把你要的圖形從你的板子上轉移到了矽片上。
用光去照這一步最為關鍵，也最貴，有點像拍照片，外面大尺寸的人物風景（也就是你的刻好的片子）通過一個透鏡，投影到你的膠捲上（也就是塗了膠水的矽片上），這樣大的刻好的板子上設計圖案變成了矽片上很小的投影到的圖案（小到你看不見）。
然後你用離子豎著去挖這個矽片，膠水被洗掉的地方被挖掉了，膠水沒洗掉的地方有膠水擋著，就挖不掉。
再把剩下殘留的膠水洗掉，你這個硅面上的東西就刻好了。
這樣，你可以在上塗各種其他的材料，一層又一層。
通過這種手段，你設計的圖形或者說半導體器件，就在矽片上面做好了。
把他們切割好，塗上封裝的膠水，就可以去賣錢去了。感謝大家的詳細回答，但個人覺得題主好像不關心具體的工藝步驟??
那麼，怎麼「弄上去」的呢？
簡單的說，不是「弄上去」的，而是在上面「弄出來」的。
集成電路晶元和平時看到的綠色電路板不一樣，元件不是一個一個焊上去的，而是直接在矽片上做出來的（也就是大家說到的光刻等一系列工藝）。
打個不太恰當的比方，傳統的元件就像是一個一個的燈泡，提前做好、買來，安裝（焊接）在布好線路的燈座（電路板）上就可以用了。而集成電路晶元則是直接在燈座（矽片）上做出一個個完整功能的燈泡——介面，燈絲，玻璃罩等等——然後再加上必要的線路，就構成了完整功能的集成電路。
至於怎麼做這麼小——膠片相機大家應該還見過吧？其基本原理就是通過鏡頭把要拍攝的景物投影在比實際景物小的底片上。而光刻的過程恰好反過來，先在比實際晶元大的一塊「底片」上做出需要蝕刻的電路，然後通過「鏡頭」把電路投影在矽片上，再通過一系列步驟做出完整功能的晶元。這樣，人們只需要製作比例相對較大的「底片」，而不需要直接操作矽片本身，就能刻的很細啦。題主，忙不過來答題，如果你想了解為什麼晶元電路能夠做到納米級別那麼小，可以先 wikipedia 了解一下光刻、刻蝕等工藝（lithography/etching etc.）。現在比較常見的有深紫外光刻和極紫外光刻技術，紫外光、深紫外光、極紫外光波長均在400 nm 以下，且依順序越來越小。而頭髮絲的直徑大概在幾十個微米um。
至於光的波長和晶元電路工藝之間的關係，可以了解了前面的知識再去了解。-------------------------------------------------------------------------------------------------------------------------------------------
題主在一開始問的是晶元上的元器件是怎麼「弄」上去的，後來被修改成「放置」上去。推測題主也知道晶元上的元器件不是用機械手或者鑷子一類的夾持放上去的。實際上，經光刻/刻蝕等工藝在矽片上做出整個電路圖的過程，類似於印刷術。
粗略看了一下下面的答案，應該說都不符合題主的要求，都沒有真正的解答為什麼可以做到這麼小的線寬？到底是如何做到的？
我是設計模擬IC的，應該說除了要很明白如何去設計電路，對整個流程都需要有所了解，但是我回答不了題主的問題，為什麼可以做這麼窄，題主可能是這個行業外的，不了解集成電路整個流程，其實，當今IC的開發，設計和製造是分開的，下面的答案大部分人都是搞設計的，對製造的了解僅僅限於教科書，僅僅是那種可以幫助自己理解電路設計的那種程度，真正要解答題主的問題，需要一個代工廠「foundry」裡面工作的人士出來解答，甚至，需要那種開發刻蝕設備的人員來解答為什麼可以做到這麼小？
為什麼我的版圖畫好了，把GDS給你，你就可以把我的電路做出來？
PS：晶體管不是「安」或者「放置」在晶元上的，而是原來一整塊很平滑的基底，用各種腐蝕液把圖形刻上去的，所以在我看來，在foundry工作的好像還蠻有危險性的·······
回答這個問題不需要這麼複雜。不知道沒有騷圖的答案能否被頂？
現在的工藝是16nm，想想一下這個精度，頭髮直徑大概0.1mm，相差6k倍，所以別擔心頭髮都難操作，晶元這麼搞？這不是一個手工活，世界上只有幾家公司能做這種高精尖的設備，一架的價格超過戰鬥機，這些細活，它們來做，把它當作洗照片的工具吧，是不是腦補容易多了。
其實該考慮的是這麼堆出幾billion的門？
也請記住，幾B的晶元都是數字晶元或數字為主的數模晶元，模擬晶元，你讓他堆個幾K的晶元他都要痛苦到自宮白首，只有數字晶元或數模晶元才有這種能力。
通過EDA公司，也就C和S公司，兩家公司各種狗血，生產出的EDA工具，讓硬體描述語言verilog/vhdl變成滿足時序，各種設計規則的門電路，最終成為底片。在EDA軟體的折騰下，才做得出來幾B的規模，因為有超強伺服器去收斂，計算。
把底片給洗照片的，經過百八十道工序，出來一個照片，用硅做的，可以有很多層。
硅是很豐富的，來自沙子。
i有部紀錄片叫從沙子到cpu好像。http://v.youku.com/v_show/id_XMTUyMjg1Mzky.html?x
既然大家抬愛點贊排在前面，那麼我想問下，掩膜是如何做出來的呢，在這麼小的面積上刻出這麼多有空隙的孔 如何做到？ @呆濤就是微加工工藝啦，跟傳統機械加工工藝不同。簡單地說就是埋一層東西，挖個大坑，再埋東西再挖坑。能挖多細的坑就能有多高的工藝水平。所以說這些管子都是埋好，挖出來的，不是放上去的。一塊地就那麼大，坑挖的越細，管子埋的越多。
所以這行就是個坑→_→
好吧，我也來湊個熱鬧。搬運一下視頻。
儘管以上答主的圖文解說已經相當清晰直觀，我再貼兩個視頻，幫助各位童鞋理解一下：
從沙子到晶元，Intel英特爾處理器製作過程
視頻直擊 CPU是如何被製造出來的視頻
視頻直擊 AMD CPU是如何被製造出來的
這兩個視頻都是4-5年前的了，不過動畫演示還是很能說明問題的，技術在革新，原理沒太大變化。還是看視頻吧
首推紀錄片 Silicon Run，既有總述，又有每個工藝的專門介紹，就是有點老，90年代末的。
終於有中文版了
微電子製造工藝介紹 Silicon Run I 2nd Edtion 中英文 HIT在8寸fab做過一段時間Pie，做的大概一百個納米左右的工藝。
現在的行業模式通常是 design house 負責設計電路圖到 layout 的部分，做出來的 layout 也就是一樓的版圖，之後交給 fab 做晶元，fab 拿著 layout 去 maskshop 做光罩。光罩相當於一般製造業裡面的模具，光罩是分層的，每個不同的晶元產品都需要幾十層這樣的光罩。fab 里常講的是四大工藝：薄膜，光刻，蝕刻和擴散。光罩雖然層數多，分一下類也就是做兩件事情：要麼做蝕刻，要麼做擴散。塗好光阻，加光罩曝光，進酸槽清洗，光阻上就留下光罩上的圖案了。然後就可以利用這些圖案往晶圓表面的薄膜上的特定區域蝕刻圖形，或者注入離子。做完後再形成薄膜，塗光阻，曝光，顯影，蝕刻或者注入，按照工藝流程走若干次，最後測一下電性沒問題那晶圓部分就算完工了，這些晶圓被運到封測廠，注意一片晶圓上可能有上千個同樣的晶元，所以封測廠拿到晶圓後需要有一道切割的步驟。之後就是封裝，沒待過封測廠，封裝的工藝不太了解。但晶元成型的最複雜的工藝還是在 fab 里，而最最複雜和重要的一道工藝就是光刻，若要精確到某一層，在百納米左右的工藝中是 STI（淺溝槽隔離）一層最重要。器件的隔離關係由該層決定，一樓的圖中應該可以看到這一層。說到光刻，近幾年工藝節點拖在 20nm 下不去的主要原因就是光刻技術突破不了，具體點就是極紫外光刻搞不定。說到底還是設備廠商掐著晶圓製造業的喉嚨，晶圓廠太依賴那些比人都貴的設備了，技術全在設備里，而設備都是日本人和荷蘭人造的，所以歸根結底半導體製造業的技術還是掌握在日本和荷蘭手裡，從這方面講，台灣引以為豪的高科技台積聯電也不過是些苦力而已，更別談咱們的 SMIC 了... 而晶圓廠花幾十億上百億建起來就註定要不斷走下坡路的，一個廠今年還在做 CPU，明年也許就做榨汁機晶元了。所以要想在這個行業拿大頭，還是得埋頭搞技術研發自己的設備才行。
按照工藝流程來講其實都差不多按照集成電路版圖一層一層將設計好的管子鋪再襯底上.因為特徵尺寸很小所以在一塊單晶硅上能放下上億隻管子。只不過是管子數目多需要考慮的問題更多.技術更加複雜 。下面舉例兩個管子的工藝流程 因為管子不論多少.需要的流程是一樣的 所以 襯底越大 同樣流程生產的管子數目就越多 成本也就越低。
襯底製備p襯底 一次氧化光刻n阱 n阱注入 退火 長薄氧 光刻場區 氧化場區 柵氧化 澱積多晶硅 多晶硅n＋摻雜 反刻多晶硅 p＋注入 積澱硼磷 、硅酸鹽BPSG 光刻接觸孔 蒸鍍金屬1 反刻金屬1 絕緣介質澱積 平整化 光刻通孔 蒸鍍金屬2 反刻金屬2 鈍化層澱積 平整化 光刻鈍化窗孔 得到如下的樣子
這些都是需要畫集成電路版圖來按照工藝製作
打個比分，書上的文字是怎麼來的，不是一個個字手工擺放上去的，而是印刷上去的，晶元也類似。
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