制約開關電源頻率提升的局限是什麼？
中小功率設備制約開關電源頻率提升的瓶頸究竟是什麼？在滿足設計要求效率的前提下，主要存在的損耗就是開關損耗和變壓器損耗，精通開關電源設計書中提到開關損耗主要分為開通損耗，導通損耗，關斷損耗，柵極充放電損耗，驅動損耗，其中高頻時柵極充放電損耗不小，但是如果利用軟開關技術實現ZVS是不是就可以消除，與柵極充放電損耗相比現有開關管在滿足電壓電流應力的情況下其他損耗其實並不大，而變壓器損耗也可以通過原副邊更好的耦合，或者採用平面磁芯來減小損耗。綜上所述，目前看到的比如說反激500kHz的很難做，不知道制約它的瓶頸是什麼？
謝謝幾個朋友邀請，我在這裡簡單的提一些我個人的見解，和大家一起分享。
首先明確下題主提問的範圍，題主所說的中小功率場合，我理解為0-10kW, 高頻理解為1-3Mhz。MIT Dr. David 和南航張之梁教授在研究超高頻20Mhz的開關電路，但是由於功率僅局限於20W之內，所以不再討論的話題之內（真實原因是我不懂，哈哈）。
類似於在微電子產業中著名的摩爾定律，從1970年開始，電力電子變換器的功率密度大約每十年增加一倍。這和功率半導體發展的軌跡密切相關，受益於硅器件封裝和溝道結構不斷的發展，開關頻率已經推到了兆赫茲級別，被動元件的體積不斷減小，變換器提高了功率密度，但是高開關頻率帶來的高開關損耗、高磁芯損耗使得整個系統損耗大幅增加，散熱系統也隨之增加，所以現在阻礙電力電子變換器功率密度進一步提高的技術屏障在散熱系統和高頻電磁設計，以及先進的功率集成和封裝技術。為了維持這個功率密度的發展速度，很多電力電子前沿研究已經轉移到散熱基板研究，被動元件集成等方面的研究，所以題主你明白我的意思了嗎？就算你現在把開關頻率提到很高，功率密度也是被這些因素制約的。下面我稍微展開來說下：
1.開關損耗
開關損耗確實是限制因素之一，但是氮化鎵器件的推出已經讓開關損耗在1-3Mhz這個範圍內變得可以接受，我下面附一張圖片，這是三家公司推出的650V的GaN device，可以看出最好的管子開通損耗已經4uJ，關斷損耗在8uJ(測試條件在400V, 12A)，還有一家叫RFMD的公司，其650V的管子基本可以和Transphorm平齊。而同電壓電流等級的硅器件很多管子都還在以mJ為單位。
下面在貼出一張低壓氮化鎵和硅器件的比較，可以看出，總體來說，驅動損耗也會變得很小。
但是開關頻率的提高，往往只能使用QFN或者其他一些表貼器件減少封裝寄生參數，這給散熱系統帶來了極大的挑戰，原來To封裝可以加散熱器，減少到空氣對流的熱阻，而現在不行了。所以如果想在高頻下工作，第一問題就是解決散熱，把高開關損耗導出去，尤其是在kW級別，散熱系統非常重要。現在學界解決這個問題的手段偏向於把器件做成獨立封裝，採用一種叫DCB的技術，用陶瓷基板散熱，器件從陶瓷上表面到下表面的熱阻基本為0.4°C/W（有些人也用metal core PCB, 但是要加絕緣層，熱阻一般在4°C/W），而FR4為20°C/W。
總結一下，半導體不斷在發展，開關損耗也在顯著下降，而封裝越來越小，現在來看，我們要做的是怎麼把那些熱量從那麼小的表貼封裝下散出去。
2.EMI和干擾
在我接觸EMI前，很多老工程師以他們有豐富的EMI調試經驗來鄙視我們這些菜鳥，搞的我一直以為EMI是門玄學，也有很多人動不動就拿EMI出來嚇人。我想說EMI確實很難理解，很難有精確的紙面設計，但是通過研究我們還是能知道大概趨勢指導設計，而不是一些工程嘴裡完全靠trial and error的流程。我先給出結論，EMI確實和開關頻率不成線性關係，某些開關頻率下，EMI濾波器的轉折頻率較高，但是總體趨勢而言，是開關頻率越高，EMI體積越小！
我知道很多人開始噴我了，怎麼可能，di/dt和dv/dt都大了，怎麼可能EMI濾波體積還小了。我想說一句，共模和差模濾波器的沒有區別，相同的截止頻率下，高頻的衰減更大！就算你高頻下共模雜訊越大，但是你的記住，這個頻率下LC濾波器的衰減更大，想想幅頻曲線吧。為了說明這個結論，我給出一些定量分析結果。這些EMI分析均基於AC/DC三相整流，拓撲為維也納整流。我分別給出了1Mhz和500Khz的共模雜訊，可以看出，500khz共模濾波器需要的截止頻率為19.2kHz，1MHz為31.2kHz。
這張圖給出了不同頻率下共模和差模濾波器轉折頻率的關係，可以看出，一些低頻點EMI濾波器體現出了非常好的特性。例如70Khz，140Khz。而這兩個開關頻率是工業界常用的兩個開關頻率，非常討巧，因為EMI雜訊測試是150KHz到30MHz。不過這個也與拓撲有關。
以上數據均基於模擬，雖然不能精確的反應EMI雜訊的大小，但是趨勢肯定是正確的。說了這麼多，我只想表明，開關頻率的選取相當有學問。如果要以高功率密度為設計指標，開關頻率並不是越高越好，而是有一個最佳轉折點。下面2張圖給出了維也納整流器和BUCK-type整流器的功率密度趨勢，可以看出，最佳功率密度點不是一個開關頻率。對那些拍著腦瓜選開關頻率，解決EMI問題並且鄙視過我的老工程師，我還是懷有很大敬意的，但是我想說的是，如果真正想設計一台最高功率密度的變換器，詳細的考證是值得的，還不是單純依靠經驗，況且經驗背後也是一定有理論支持。
我不禁問個問題，都有EMI濾波器，EMI雜訊都符合標準，為啥高頻干擾大。難道大家在實際工程遇到高頻干擾是個假象？不是的，舉1個非常簡單的例子，剩下的自己思考吧。
在輸入電壓較高的場合中，一般開關管驅動的都需要隔離。我們知道隔離後一端的地一般要接到懸浮開關管的源端，一般這一點的電平是跳變得，以氮化鎵晶體管為例，這點電壓變化率可以達到140kV/us。而隔離晶元前一端的地是與控制地連接的，你隨便看看隔離模塊電源的手冊，原副邊耦合的寄生電容一般在60pF左右，也是就說在高速開關瞬間，會產生大約6A的電流從副邊的地通過電容耦合到原邊，原邊的地電平肯定瞬間產生尖峰，整個控制系統產生強烈的干擾。所以做高頻的時候，隔離電源的地線千萬不要平行的鋪在2層PCB中，干擾效果會更加強烈。同時選隔離晶元的時候也需要注意一個參數叫做CM transient immunity（肯定會給的），這個參數最好大於開關瞬間，橋臂中點電平的變化速率。光耦隔離這個參數一般在30kV/us，磁耦在35kV/us，電容耦合在50kV/us（是不是絕望了，都比氮化鎵低，硅器件一般在10kV/us,Sic 30kV/us）。
還有很多細節可以引起干擾，不過真的不是EMI雜訊做的孽。
關於高頻磁芯設計，我是真的寫不動了，哪天有空寫一下。
我先簡單的把以上內容總結一下：
1.不是開關頻率越高，功率密度就越高，目前這個階段來說真正阻礙功率密度提高的是散熱系統和電磁設計（包括EMI濾波器和變壓器）和功率集成技術。
2.慎重選擇開關頻率，開關頻率會極大的影響整個變化器的功率密度，而且針對不同器件，拓撲，最佳的開關頻率是變化的。
3.高頻確實產生很多很難解決的干擾問題，往往要找到干擾迴路，然後採取一些措施。
4.為了繼續維持電力電子變換器功率密度的增長趨勢，高頻肯定是趨勢。只是針對高頻設計的電力電子技術很不成熟，相關配套晶元沒有達到要求，一些高頻的電磁設計理論不完善和精確，使用有限元軟體分析將大大增加開發周期。
希望對題主有所啟發。
關於限制頻率提升的瓶頸，先從以下幾個隨著頻率提高損耗增加很明顯的方面大概描述吧
1.MOSFET（包括開關損耗，驅動損耗，位移損耗（displacement loss，很多人可能是第一次聽到這個名詞））1）開關損耗，future energy已經解釋過了，在軟開關技術下，這個是很小的，但也不可能沒有，ZVS的關斷只能是近似的，不過這並不是主導損耗。
2）驅動損耗，可以採用諧振驅動
驅動損耗，其中高頻時柵極充放電損耗不小，但是如果利用軟開關技術實現ZVS是不是就可以消除
這裡回答一下樓主，驅動損耗是不能消除，ZVS用在驅動上還是第一次聽說，樓主可能概念上有點問題，通過ZVS使得開關管的DS兩段電壓和流過D級的電流沒有交疊面積來實現無損的開通關斷，是因為開關管會工作在放大區（事實上硬開關的損耗確實都發生在這個區里），但是柵極電容充放電的損耗跟這個完全是兩碼事，它本身就是個電容，不會消耗有功，沒有ZVS這回事，損耗是發生在給它充放電時經過的寄生電阻上。
事實上用了諧振驅動後確實可以讓驅動損耗變得很小，具體怎麼實現，樓主還是查文獻吧，不然要講太多了。
3）位移損耗（感謝 @大灰灰 的提醒，原來這個應該譯作位移損耗）
這個應該會在10MHz的開關頻率以上會體現出來（我好想暴露了什麼），每次給輸出電容Coss充放電的時候，電流都會通過和它串聯的Ross（輸出電容是寄生的，所以Ross在沒有優化過的情況下一般都是不太好的可能有0.2歐母左右，還有更大的，你猜），在上面產生損耗，和驅動損耗產生的原因相似。大概有多少呢？看具體情況了，大概和開關管的導通損耗差不多，別較真，只是給大家一個直觀的感覺。
這個應該會在10MHz的開關頻率以上會體現出來（我好想暴露了什麼），每次給輸出電容Coss充放電的時候，電流都會通過和它串聯的Ross（輸出電容是寄生的，所以Ross在沒有優化過的情況下一般都是不太好的可能有0.2歐母左右，還有更大的，你猜），在上面產生損耗，和驅動損耗產生的原因相似。大概有多少呢？看具體情況了，大概和開關管的導通損耗差不多，別較真，只是給大家一個直觀的感覺。
2.二極體（這個留著回頭來補）
3.磁性元件的鐵損和銅損
1）鐵損是和開關頻率的k次方成正比的
所以鐵損是個很限制頻率提升的玩意兒，外加上磁性元件一般能承受的溫升也就50到60攝氏度，所以磁性元件是限制高頻化的重要因素。
如果電感不大的話，可以用空心感來避免鐵損，空心感現在最大在500nH左右，感值再大，體積就不大能接受了（高頻話還不是為了減小體積重量）
變壓器當然也可以用空心變壓器，但是激磁感太小了，會造成很大的環流，MIT的教授david perreault去年做了一款75MHz的隔離型的變換器，用的就是空心變壓器。頻率1、2MHz，甚至10MHz都能找到可以用的磁芯材料，再往上就限制住了。
2）銅損
沒深入研究可以請@evans Joe講解
而變壓器損耗也可以通過原副邊更好的耦合，或者採用平面磁芯來減小損耗
在高頻化的時候一般會反其道而行之，既然不能減小，那就把它利用起來，樓主可以多關注一下vicor的模塊電源，做得很好。它的有些電源你拆開後會發現，不僅沒有讓原副邊耦合得很好，反而故意把距離拉得很大來增加漏感！不然在高頻下，如果還讓漏感肆意妄為地震蕩，那做出來的變換器的效率應該是很恐怖的吧。。。
謝邀，我碩士階段主要做的是逆變，對開關電源高頻化這塊沒有什麼實際的工程經驗，認識還停留在理論層面，不過還是想試著答一下，下面的回答僅供參考。如果想進一步研究這個問題，建議邀請 @evans Joe
1、器件的限制對於一個開關管來說，在實際應用中，不是給個驅動就開，驅動撤掉就關了。它有開通延遲時間（tdon），上升時間（tr），關斷延遲時間（tdoff），下降時間tf，對應的波形如下：
通俗的講，開關管開通關斷不是瞬間完成的，需要一定的時間，開關管本身的開關時間就限制了開關頻率的提升。
以答主以前在台達實習，台達用在3kW的逆變器上的一款英飛凌600V的coolmos為例。看看這些具體的開關時間是多少
那麼對於這個mos管來說，它的極限開關頻率(在這種極限情況下，mos管剛開通就關斷)fs=1/(16+12+83+5)ns=8.6MHz，當然，在實際應用中，由於要調節占空比，不可能讓開關管一開通就關斷，所以實際的極限頻率是遠低於8.6MHz的，所以器件本身的開關速度是限制開關頻率的一個因素。
那麼對於這個mos管來說，它的極限開關頻率(在這種極限情況下，mos管剛開通就關斷)fs=1/(16+12+83+5)ns=8.6MHz，當然，在實際應用中，由於要調節占空比，不可能讓開關管一開通就關斷，所以實際的極限頻率是遠低於8.6MHz的，所以器件本身的開關速度是限制開關頻率的一個因素。
2、開關損耗當然，隨著器件的進步，開關管開關的速度越來越快，尤其是在低壓小功率場合，如果僅考慮器件本身的開關速度，開關頻率可以run得非常高，但實際並沒有，限制就在開關損耗上面。
下面給出開關管實際開通的時候對應的波形圖
可以看到，開關管每開通一次，開關管DS的電壓（Vds）和流過開關管的電流（Id）會存在交疊時間，從而造成開通損耗，關斷亦然。假設每次開關管每開關一次產生的能量損耗是一定的，記為Esw，那麼開關管的開關損耗功率就為Psw=Esw*fs，顯然，開關頻率越高，開關損耗越大。5M開關頻率下開關損耗比500K要大10倍，這對於重視效率的開關電源來說，顯然是不可接受的。所以，開關損耗是限制開關頻率的第二因素。
可以看到，開關管每開通一次，開關管DS的電壓（Vds）和流過開關管的電流（Id）會存在交疊時間，從而造成開通損耗，關斷亦然。假設每次開關管每開關一次產生的能量損耗是一定的，記為Esw，那麼開關管的開關損耗功率就為Psw=Esw*fs，顯然，開關頻率越高，開關損耗越大。5M開關頻率下開關損耗比500K要大10倍，這對於重視效率的開關電源來說，顯然是不可接受的。所以，開關損耗是限制開關頻率的第二因素。
3、軟開關的困難
題主提到了軟開關，沒錯，軟開關確實是解決開關損耗的有力手段。而在各種研究軟開關的paper上，提出了無數種讓人眼花繚亂的軟開關方案，似乎軟開關能解決一切問題。但是實際工程應用和理論分析不同，實際工程追求的是低成本，高效率，高可靠性，那些需要添加一堆輔助電路，或者要非常精確控制的軟開關方案在實際工程中其實都是不太被看好的，所以即使到現在，在工業界最常應用軟開關的拓撲也只要移相全橋和一些諧振的拓撲（比如LLC），至於題主提到的flyback,沒錯，我也聽說過有準諧振的flyback（但沒研究過），但即使有類似的方案，對於能不能真正工程應用，題主也需要從我上面提到的幾個問題去考量一下。
ps2 對於小功率高頻電源，現在class E非常火，我覺得它火的原因就是電路簡單，所以才能被工業界接受，題主有興趣可以去研究下。
4、高頻化帶來的一系列問題
假設上面的一系列問題都解決了，真正做到高頻化還需要解決一系列工程上的問題，比如在高頻下，電路的寄生參數往往會嚴重影響電源的性能（如變壓器原副邊的寄生電容，變壓器的漏感，PCB布線之間的寄生電感和寄生電容等等），造成一系列電壓電流波形震蕩和EMI的問題，如何消除寄生參數的影響，甚至進一步地，如何利用寄生參數為電路服務，都是有待研究的問題。
ps，對於高頻化應用的實際工程應用的問題，還有很重要的一塊是高頻驅動電路的設計， @桂涵東實驗室這塊做得比較好，可以邀請他來回答下。
當然，隨著新器件（SiC, GaN）的興起，開關電源高頻化的研究方興未艾，開關電源的高頻化一定是趨勢，而且有望給電力電子帶來又一次革命。讓我們拭目以待。
2015.2.5 update謝謝 @孟德斯鳩@大灰灰 的補充，QR的flyback在工業上應用也很多了，但是作為谷底開通，並不是真正的ZVS，所以開關損耗還是不可忽略的。
@evans Joe@董舟@大灰灰 的答案更好，建議多多關注他們的答案
關注這個問題很久了，也想寫點自己的看法，現有的答案裡面zju的@大灰灰回答其實已經相當到位，一語中的；NUAA的 @future energy 前輩， @evans Joe 任博， @董舟 董老師從device，switching loss，EMI，magnetics，topology等各個方面闡述了這個問題，我相當佩服。 @Preston Wang 其實站在產品化和工業應用的角度給了很好的說明，應該是一位有多年電源研發經驗的前輩工程師。
無論是學術上還是工業界我都沒各位見識廣，但有人邀請我了，我還是斗膽講講這個問題。大家提到重複性的問題我就一筆帶過了，著重講講提到較少的部分。
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先擺一個觀點：拋開工業化產品化的一些問題，僅從技術上說，我個人認為，儘管高頻化帶來的問題很多，但是目前為止都有對應的解決手段，唯有winding loss是限制了高頻化的最重要因素。
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1.device
1.1開關損耗
如 @future energy 答案所講，取決於開關的暫態過程中電壓和電流的交疊做功，那當然開關頻率越高這部分損耗會很嚴重。這部分我沒法展開講了，展開將足夠寫一個專欄，牽扯到驅動，MOSFET開通過程，結電容非線性，米勒效應，開關損耗計算等等複雜問題，推薦看CPES的一篇paper詳細推導了並解釋了這個問題：
Ren Y, Xu M, Zhou J, et al. Analytical loss model of power MOSFET[J]. IEEE Transactions on Power Electronics, 2006, 21(2):310-319.
另外如@董舟 所說，位移損耗，容性開通損耗等都是高頻下不可忽略的損耗因素。
關於二極體（包括MOSFET的體二極體），如果忽略導通損耗，典型的關斷損耗就是反向恢復損耗，主要取決於正向電流和反向電壓，對波形造成的ringring影響體現在trr，Qrr，Irrm等具體指標上。特別在高壓MOS上，體二極體的特性特別挫，非但造成巨大的loss而且會對EMI產生不良影響。
怎麼辦？
軟開關拓撲是解決該問題的首要途徑，會在第二部分介紹
SiC和GaN技術（二極體則是肖特基，Sic肖特基）是即使在硬開關情況下，解決開關損耗的第二個辦法，他們的體二極體（對於GaN的2DEG來說則是Qrr=0）也是解決反向恢復的得力工具。
1.2驅動損耗與高速驅動（開關速度）
MOSFET每次的開通和關斷都伴隨著Ciss（嚴格意義上講並不是，但往往以Ciss近似）電荷的存儲和泄放，但是驅動器的source和sink通路，驅動迴路外串，MOSFET的gate都是有電阻的，這些電荷通過這些電阻必然要產生熱量的損耗，分別降落在三者之上，產生溫升。
隨著頻率的升高，儘管損耗本身並不大，大功率的管子也許才幾W的驅動損耗，但是這幾W降落在驅動器的內阻上講不容小覷，以驅動晶元的散熱情況，往往會被直接燒壞。
其次，驅動電路的驅動能力會影響開通的速度，有時不得不採用極大peak current的driver去驅動滿足高速開通的要求，提高了成本；更關鍵的是，大功率電源採用的高壓Si的coolmos，其Ciss本來就大的很驚人，配合Rg int和driver的Rpull-up就有極慢的時間常數，根本不適合也不能夠做到高頻開關，這是大功率mosfet高頻化的限制之一。（還有像IGBT，本身會被拖尾電流拖累開關速度，因此開關頻率就做不高。GTR，SCR，GTO,IGCT等等存活在教科書上的器件，其應用的場合越來越窄，我也沒用過，就先不討論了）
再次，驅動部分本身還有很多指標在高頻下的考量變得重要，比如管子的米勒充電係數（miller charge ratio）對快速開關巨高dv/dt不誤開通的應對能力，CM抑制能力等等， @evans Joe 有提到部分。
怎麼辦?
典型的ZVS軟開關:但是只能將Qg變為Qgs，改善並不大，依然會伴有嚴重的驅動功耗的。
SiC和GaN的極小Qg指標改善直接驅動的功耗，同時極小的Ciss，Coss對應極快的開關速度,讓高速驅動的設計不再蛋疼
諧振型驅動，採用諧振的驅動迴路，將充電的能量回饋回來，不停震蕩驅動。但缺點是難以調節占空比，比較適合固定占空比的DCX或者on/off控制模式。
2.topology
為了減小開關損耗，軟開關拓撲是相當重要的。高頻化的主要目的是小型化，小型化的困難在於散熱，因此效率高的軟開關拓撲成為香餑餑。但是，拓撲千千萬，真正好用的拓撲在工業界廣泛應用的從來都是那麼幾個。尤其在追求power density的DCDC領域，ZVT等拓撲看上去很牛逼，實際用的卻很少。QR在flyback上應用相對廣泛，其他就是移相全橋PSFB，LLC，DAB這麼幾個經典拓撲，也是論文相對集中的拓撲。
移相全橋好歹還有點原邊關斷損耗，副邊SR要換流反向恢復，要震蕩要箝位，典型效率94%，頻率做不高也是情理之中。但是到了LLC，原邊ZVS且電流軟關斷，副邊ZCS，已經消除了絕大多數的開關損耗，1Mhz的paper已經屢見不鮮，100-200k的場合下，效率做到97，98%是很常見的。
如果還不滿足，還有更牛逼的拓撲，可以做到近乎0開關損耗，比如從功放射頻電路演變而來的Class-E，class-F，class fai系列拓撲，完全ZVSZCS。MIT的david和NUAA張之梁老師在這方面做了很多的工作，利用這些拓撲把開關頻率跑到了10-30MHz，名曰超高頻（VHF），非常的一顆賽艇。
額外提一點，軟開關電路的優勢固然在於開關損耗的降低，但還有一點很重要的就是寄生參數的吸收和利用，要不然你想，固有的寄生振蕩在100kHz周期裡面可能只佔1/10，但500k周期裡面將有一半時間在ringring，這效率能高嗎？這也提醒我們對於不能利用的寄生參數，在高頻化場合必須嚴格控制，這不管是layout還是磁材工藝上都是很大的挑戰。特別是在大功率場合，為了高壓大電流，散熱方便，往往選擇TO-247封裝的MOS管，這種長引腳的package在高頻下往往死的很慘，但是幸虧GaN，SiC（看到Cree的900V sic還有genesic的1200v用了263-7）的貼裝package會有益於解決這些問題。
3.magnetics
這個說起來又足以寫個專欄了，簡單提幾點吧。
磁材損耗包括：core loss和winding loss
core loss和頻率成指數次方關係，core的高頻損耗特性往往限制了我們往太高的頻率推。當然，頻率高到用air core那另當別論，這也是VHF的套路。市面上目前絕大部分core還停留在300k以下的損耗水平，有部分core適合1-2Mhz，比如ferroxcube，EPCOS,MICROMETALS,NEOSID,甚至國產東磁的dmr50等等，2-3Mhz以上的core還沒有見到相關的報道。這塊只能依靠工業界的需求量去反逼。research和WBG的進展和大範圍推廣任重道遠。
core loss還和Bm密切相關，為了做高頻應用，變壓器我們需要壓制Bm的大小，往往控制在0.05T-0.1T以下。這就要求匝數要大一些。匝數大，想要勵磁電感一定，那就得air gap；Bm要壓得小，air gap要大。air gap一大，什麼問題都來了，嚴重的散磁通切割線包造成額外的winding loss，這個叫邊緣效應。怎麼辦呢？避開是最簡單的。哪來這麼多窗口面積給winding用來避開呢？平面變壓器唄，你看，成本又上來了。
winding loss是一個更大的坑。集膚效應導致頻率越高集膚深度越小，1Mhz基本上只能用0.1單股以下線徑了，再往下很難加工的。即使可以加工，那種單股非常細的liz wire非但貴到沒朋友，而且粗到沒朋友，窗口利用率極低，逼著你用更大的core。非但沒減小體積還增大了。
銅箔呢？好主意，做個0.08，0.1的銅皮銅帶也許還ok，但是更細的目測沒有模具，不好加工。PCB繞組就更別提了。
即使費勁周折解決了集膚的問題，鄰近效應卻是如何也避免不了的。鄰近效應會導致高頻電流的ac電阻相比DCR至少上升2-3倍以上，這在電流大的時候是很恐怖的。相關的理論研究國內外並不多，因為都是電磁場很難。NUAA曠建軍博士曾經寫了很多paper，感興趣的推薦閱讀。一般要看這種損耗都是直接拿有限元軟體模擬。
VHF電路裡面可以用air core解決掉core loss的問題，但是winding loss解決不了呀。
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寫不動了，思路也非常亂，沒總結好，抱歉。所以以下待續：
4.EMI
5.control
謝邀請。
三個原因：
損耗。
EMI。
成本。
針對題主已經意識到的損耗問題。
首先柵極充放電損耗無法通過軟開關解決，請再回去看書或者看下面的解釋。場效應器件的gate charging loss在高頻下無解。試想某MOSFET以20MHz開關，理想ZV-on下（題主的flyback基本不用想了），total gate charge取典型值10nC，驅動電壓10V，gate charging loss達到1W。這1W消耗在驅動晶元、電路上，著實不小。所以題主要這麼做的話最好找到Qg更小（或基於field effect以外原理）的器件或者更先進的驅動方式。
其次題主你的flyback絕多數情況下並不是「 與柵極充放電損耗相比現有開關管在滿足電壓電流應力的情況下其他損耗其實並不大」，就算做成quasi-resonant，跟頻率相關的損耗機制主要還是開通或關斷的overlapping。比如offline flyback，230V電網，QR工作，secondary side diode關斷後，MOSFET的Vds就算在100V valley開通，自己算一下.5 * Cds * (100V)^2是多少，這個數字再乘上頻率還是有點呵呵的。
第三磁性元件（變壓器電感）的損耗相當複雜，絕不是改善耦合或者用神馬奇葩形狀的core就能解決的。這是原理性問題不是工程問題。鐵氧體材料的Kramer-Kronig關係限制了頻率、飽和磁感應強度，決定了此類軟磁材料只能在特定頻率以下應用的事實。然後線包（包括litz wire，銅帶，PCB winding等各種結構）在高頻下的各種問題，如skin effect，proximity effect，寄生電容，同樣也是一大制約條件。
第四，在甚高頻下，電感已經不是我們熟悉的那個電感，電容也不是我們熟知的電容了，所有寄生參數和寄生效應都會跳出來，搞得整個電源面目全非。比如你需要考慮PCB走線的skin effect，輸出濾波電容的發熱，亂七八糟的寄生振蕩：會生不如死啊親。
還有題主沒提出來的問題呢，如EMI、比如產品化。我就不說下去了，只是最後提個不是問題的問題，做高頻率的目的是什麼？小型化？模塊化的電源成熟情況下，大系統的安裝尺寸一段時間內已經固定，那麼小型化市場有多大？什麼你說小型化生成本？好吧我只好呵呵。。。這個問題的相關答案總是出現在我的時間線上，我恰好設計過fly back，PFC，中壓和低壓buck。回答一記。說一說制約的原因，也說一說其中一些問題為什麼很難解決，有些問題可以如何解決。
是的，正如很多答案所說，功耗是制約開關頻率上升的一大原因。對於AC—DC系統來說，EMI也是一大原因。
在小功率應用中，頻率提高所帶來的額外損耗主要是開關損耗。它是由於在開關開通和關斷的過程中，有那麼一小段時間，電壓和電流的值都不為零，因此帶來的能量損失。
那麼有人會問，從書上的公式我們可以知道，這部分損耗的大小，跟開關的快慢，也就是說，跟開關點的上升下降斜率是相關的，我們加強驅動能力，提高開通和閉合速度，就可以把損耗降下來了啊。
是的，在理想的世界裡，是這樣的。
可是我們畢竟生活在一個不理想的世界裡面。電路板上存在各種寄生電感，這些寄生電感在電路頻率低的時候看起來和藹可親，但當開關速度一上來，就會導致很多問題：ringing, spike等等。
這些非理想的東西有可能會損害功率管，也有可能讓控制器工作不正常，這就讓我們不能把電路的驅動做快。
不過，現在有些晶元可以在晶元內部copack一個輸入輸出電容，甚至把電感也封裝在一起，這樣就把寄生參數最小化了，讓電路的驅動速度得以提高，可以增加開關頻率。
對於ac dc系統來說，因為有變壓器漏感就是一大塊寄生電感，所以限制了開關速度的提高。二者，對於fly back這樣的應用，開關節點的電壓幅度是六七百伏，由此帶來的switching loss實在是太可觀了。
其他答案中有人提到可以通過零電流開啟來降低功耗，這是一個好主意。可是在實際中，檢測零電流的時間也是一個微秒級的時間，這就制約了這種方式在高頻里的使用。
另外，這裡要提到其他答案中沒有提到的一點。當開關頻率上升以後，實際上控制部分，環路的設計會變得更難。
拿一個20伏轉1伏的buck舉例。當頻率是一兆的時候，實際上on time只有50ns。這是非常短的時間。使用peak current控制方式的晶元，需要在這麼短的時間內sense到電流信號，並且完成其和誤差放大器輸出的比較，這是不容易的。
綜上，其實我們可以看出，也許輸入電壓的那些應用，頻率可以高一些。
實際情況也是如此。在低壓的應用中，我們能看到2兆以上的頻率。
中壓，大約是1兆多。
高壓就更低了。
隨著技術進步，可以預見我們應該可以看到4到5兆的中壓buck.
前面已經有很不錯的回答了，我再試著把面拓寬一點來寫。在這個行業雖然時間不算很長，做過的、熟悉的、了解的東西還比較多，現在試著從更多的角度、寬泛但不深入的寫一下開關電源工作頻率受到的限制。因為專業性比較強，所以算不上科普文；疏漏錯誤在所難免，專業人士也請輕噴。
內容比較多，自己又比較懶，所以下面結論性的內容更多，論據較少。分了幾點來談，但是內容有所交叉，但願讀完之後不會感覺很混亂。純手打，拒絕一切轉載。
1. 關於高頻開關電源的場景
這裡的場景指電壓和功率等參數。
其實現在已經能在VRM、POL等產品中看到工作頻率百kHz甚至1MHz以上的實例，但是高壓、大功率開關電源中工作頻率還是在幾十kHz以下。這方面的差別主要受功率半導體元器件的影響，這裡主要指SCR、IGBT和MOSFET。
很多百kW、MW級的電源（如感應加熱，是我接觸過的、比較熟悉的功率等級最高的高頻逆變電源了）在使用SCR（晶閘管、可控硅）。器件本身的頻率特性限制了工作頻率只能在kHz級。IGBT的高頻特性好一點，允許工作頻率上升到幾十kHz。超過了這個範圍，開關損耗變得難以接受。這個功率等級的電源，電壓一般也在kV以上，Si材料的MOSFET在高耐壓（這裡值超過1000V）時特性較差，應用不多。
而硅材料的MOSFET，高頻特性比SCR和IGBT好的多，在約20kW以下的高壓（這裡指220V/380V輸入電壓）電源已經可以做到幾十到100kHz的工作頻率，但是很難見到超過300kHz的量產產品，因為MOSFET的耐壓越高，部分性能上的表現越差，在幾百V的工作電壓下開關損耗是很可觀的，即使使用當前主流的軟開關拓撲（移相全橋、LLC），也並不能完全消除開關損耗（關斷損耗），高頻工作時仍然有發熱和效率難以接受的問題。而假如沒有使用軟開關拓撲（如題主提到的反激），要麼功率較小時，能見到略超過100kHz的工作頻率，否則大部分工作頻率還是在100kHz以下。
而在200V以下的低電壓時，MOSFET工作在百kHz時的開關損耗變得可以接受，當然這時的電源輸出功率也相應小了很多，多在幾W到幾kW級別。而在更小的電壓（10V量級）和功率（幾W量級）場景下，非軟開關拓撲、工作頻率1MHz的電源目前也非常常見。
不同工作電壓和輸出功率對工作頻率選擇的影響，主要來自半導體功率器件的特性限制。隨著新材料（SiC、GaN等）的發展，這方面的限制會有所改善。
2. 關於高頻開關電源的拓撲
功率半導體的開關損耗是開關電源工作頻率提高的一大障礙，在高頻開關電源中，往往傾向於選擇軟開關拓撲。移相全橋、LLC拓撲的廣泛應用都顯著的提高了開關電源的工作頻率。而在題主提到的反激拓撲上，雖然目前准諧振反激也已經被廣泛選用，但是准諧振並沒有明顯的推高反激電源的工作頻率，更重要的是改善了反激電源的效率。
某個拓撲的工作頻率極限並不是來自拓撲本身，而是受當前器件、材料、工藝水平的限制。比如同樣是半橋電路，使用BJT和使用MOSFET能做到的可接受的工作頻率是可以差幾倍的，再比如反激電源的工作頻率難以做的很高，一方面是反激電源的功率器件（無論是原邊的開關還是副邊的整流元件）的電壓應力是比較高的，相對於半橋類拓撲在220V輸入時使用600V或650V耐壓的元件，反激電源要用到700V到800V的耐壓，而高耐壓的功率半導體元件的一些性能本來就相對較差，導通損耗往往會相對升高；另一方面，高電壓應力本身已經提高了開關損耗。准諧振反激只是降低了反激拓撲中MOSFET的開通損耗，並要求工作於接近臨界電流模式的電流斷續模式而提高了導通損耗（因為電流有效值可能上升），對提升開關頻率的作用有限。
如果能找到理想的元件，反激、半橋等拓撲當然可以做到很高的頻率，但是實際能找到的器件限制了這類硬開關拓撲的頻率沒辦法做到很高。
由於當前元器件、工藝等水平的現狀，在希望將開關頻率做高以提高功率密度的時候，就會傾向於選擇軟開關拓撲。但是實際做量產產品時，這個選擇的過程也並不是那麼簡單，要考慮到因拓撲產生的元件數量差異、效率差異、成本差異等一系列因素。另外，隨著電源集成度、功率密度等方面的要求越來越高，電源廠家變得非常依賴半導體廠家給出的電源方案（控制IC或功率元件或兩者兼有），這也是選擇拓撲和工作頻率時需要考慮的重要因素。受到這些現實因素的限制，當前量產的產品中，很少有廠家將開關電源的工作頻率刻意的提高。
3. 關於高頻開關電源的控制和保護
除了功率元件和拓撲，控制電路也是開關電源的重要組成部分。工作頻率提高，即意味著對時間的控制精度的要提高，PWM類拓撲要更精確的控制占空比寬度，調頻類拓撲要更精確的控制頻率，才能保證電源能夠穩定的工作。
按當前電源控制電路的發展現狀，較少見用分離元件或通用MCU進行電源控制，而且用分離元件或通用MCU也很難做出高頻率的控制電路。所以這裡只討論專用模擬IC和專用DSC在頻率提高時可能遇到的問題（這方面不專業，這一節以下內容僅供參考）。
對PWM類的電源控制模擬IC，無論是電流型控制還是電壓型控制，基本原理就是每周期用一個固定斜率或可調斜率的振蕩電壓與受環路控制的反饋電壓同時送入一個模擬比較器，比較兩個電壓的大小來調製脈衝寬度；對LLC等調頻的IC，基本原理的調試方式也是類似的。當頻率提高時，必然的結果是每周期參與比較的這個振蕩電壓的斜率會提高。當兩個幅值一樣、斜率不同的電壓信號與一個固定電壓比較時，斜率較大的信號受雜訊的影響會更大：同樣的雜訊串入比較器的輸入端時，輸入斜率越大，雜訊導致的比較器輸出翻轉的時間誤差越大，表現到晶元輸出上就是占空比或工作頻率的波動更明顯。即使觀察一個工作頻率只有100kHz的模擬電源晶元的穩定工作狀態，也經常能看到可達幾百納秒的占空比寬度或工作頻率的波動（這裡不是指為改善EMC而刻意做的抖頻），原因一部分是確實需要通過環路對占空比或工作頻率的調節來穩定電源的輸出電壓，另一部分就是來自電路中各種來源的雜訊。當工作頻率較低時，這個數百納秒的占空比（頻率）波動對輸出電壓的影響基本是可以忽略的，頻率高的時候就會影響電源的穩定工作：200ns*100kHz=2%，200ns*500kHz=10%。這個問題只能改善，是無法徹底解決的。而開關電源中的電磁環境又比較複雜，模擬電源IC在試圖提高工作頻率時，應該會在這方面有一些的挑戰。
對電源專用的數字控制器，目前市場上可以見到的有兩種：ARM內核+CLA+PWM外設，和DSP內核+PWM外設。無論哪一種，對占空比（頻率）的控制精度都取決於PWM外設的時鐘。對第一種ARM內核的晶元，PWM外設使用獨立的時鐘，目前有250MHz的量產型號，PWM外設的基本時間分辨精度（可以認為是調節的步進）是4ns；對第二種DSP內核，PWM外設的時鐘與CPU時鐘一致，目前有幾十MHz到幾百MHz的量產型號，基本的時間解析度約幾ns到20ns。在工作頻率幾十到幾百kHz時，這樣的精度是足夠的，但是在工作頻率提高到接近或超過1MHz時，這樣的時間分辨精度就略顯不足。實際無論哪一種PWM外設，晶元廠家還會有一些提高時間控制精度的方法將時間精度提高到200ps左右，但是仍然是有極限的，且晶元內部的結構會令高精度PWM的配置有不少的限制，往往只在部分配置條件下有200ps左右的占空比控制精度，但是不能用於對周期（頻率）的控制。對諧振類拓撲優於PWM類拓撲的高工作頻率場合，這顯然是一個明顯的挑戰：數字電源晶元的時間控制精度也不理想。
無論數字控制IC還是模擬控制IC，對時間的控制精度影響著電源穩壓/穩流環路的穩定性，也決定著電源能否實現及時有效的保護。當一些故障出現時，要求開關電源有限制電壓/電流的能力，保護電源自身和後面的用電負載。當工作頻率提高時，電源的保護功能也會遇到困難。……待續
//這部分還沒寫完，沒啥整塊的時間寫，上面是分幾次寫的，思路不連續，再說也不一定有多少人有興趣。先發出來，不定期更新吧。
//20161105更新:這個回答掛出來很久了，沒贊沒感謝沒留言，看來感興趣的人不多。不會繼續更新了。
4. 關於高頻開關電源的元件
5. 關於高頻開關電源的雜訊
6. 關於高頻開關電源的發展@future energy@董舟 兩位答主已經回答的非常好，也很全面了。好久沒有碰過這塊，但也斗膽答一下。
只補充一點關於flyback頻率不能做很高的可能原因。反激原邊開關管關斷時，漏極電壓包括輸入電壓、二次側反射電壓和寄生參數引起的震蕩。這使得開關管必須選擇耐壓較高的管子，一般傳統開關管的耐壓是通過增大漂移區厚度實現，這會增大體電阻，增大導通損耗；同時也會增大導通時間和關斷時間，future energy回答中有具體數據，所以這應該算600v水平下，提高反激開關頻率的限制因素之一。低壓應用，反激做到500k應該不難。
一是開關損耗，二是DVDT限制，三是我認為最重要的一點，寄生參數，寄生參數導致的各種古怪現象也就算了，一致性差是非常痛的點。好像在回答里沒人說這一點，業內一般說的高頻是MHz以上。
死區時間……或者說開關管的開通關斷時間……
器件的響應速度，硬開關帶來的損耗，軟開關雖然好，但很少能做到空載到滿載都軟開關。igbt的開關頻率做到二三十khz就不錯了。mos做到500k不算難。開關頻率高就好像學生成績好。。聽上去很好，實際別人並不是很關注
你看看各種器件使用頻率和損耗曲線關係就明白了
開關管的損耗：開關損耗，驅動損耗
二極體的損耗
EMI
頻率不斷提高對PCB布局布線的要求也越來越高先不說能不能過EMI，頻率很高的情況下PCB布局布線稍有不慎，電源工作都不能正常工作等等
1.不是開關頻率越高，功率密度就越高，目前這個階段來說真正阻礙功率密度提高的是散熱系統和電磁設計（包括EMI濾波器和變壓器）和功率集成技術。
2.慎重選擇開關頻率，開關頻率會極大的影響整個變化器的功率密度，而且針對不同器件，拓撲，最佳的開關頻率是變化的。
3.高頻確實產生很多很難解決的干擾問題，往往要找到干擾迴路，然後採取一些措施。
4.為了繼續維持電力電子變換器功率密度的增長趨勢，高頻肯定是趨勢。只是針對高頻設計的電力電子技術很不成熟，相關配套晶元沒有達到要求，一些高頻的電磁設計理論不完善和精確，使用有限元軟體分析將大大增加開發周期。
1、開關器件。
中小功率常用的開關器件MOSFET，其開和關都是需要一定的時間。這個問題在前面幾樓上的大大已經寫的很清楚了。100K作為常用的頻率，一個周期時間是10us。40%的占空比，管子導通時間為4us。頻率升高到500K的時，管子的導通時間只有800ns，一個周期為2us。開關器件的發展使得開關頻率不能進一步提升。
2、磁性器件
繞組的趨膚效應和臨近效應。在變壓器的高頻工作時，影響更加嚴重。會引起較大的繞組交流耗損，當然開關頻率提高，繞組的匝數會降低。相應的繞組交流阻抗變大了，但是繞線長度減少了。問題貌似也不會很大，諧振半橋應用，我們經常會選200KHZ的頻率。這樣磁性元件的體積和耗損，是一個比較合適的範圍。
上面說了繞組，磁芯上的耗損。是隨磁通變化率和頻率來計算的。近些年，TDK退出了PC95 97這類適合高頻工作的磁芯，相應的優化了高頻段的耗損。已經有產品在使用這類的磁性材料了。見下圖：
電力電子的發現就是被電力電子器件限制住！發現方向也就是提高電力電子器件的頻率，igbt這種相對理想的器件，頻率10k情況下，跑一會都能燒開水了，頻率再高點。。難以想像！！碳化硅的的發展也許可以提高頻率上限
元器件的發展。
問一句為什麼要上高頻率呢？有什麼市場需求或好處呢？
fs提高，損耗必然提高。說死區是上限的話，原則上也沒有問題。軟開關zvs的話，例如llc迴路又必須考慮諧振頻率和寄生參數的影響的相應影響。並不能無限制的提高fs。
主要是開關損耗過大，導致系統整體效率低下；當然還有開關管的工作條件問題的存在。所以這就有了軟開關技術的發展和新型電力電子器件的發展。
僅就反激電路，個人認為主要以下原因：
損耗（就是熱，次要原因）：
1) 首先ZVS技術能夠消除開通損耗，但實際還有一定的關斷損耗
同時ZVS技術是有代價的，需要附加元件，附加的元件本身也存在損耗（還需要考慮成本）
2) 導通損耗，這個和開關頻率基本無關，與功率有關
越高頻的電路，越不可能做的功率很大。
這點可以說與電力電子器件極其相關，但僅就損耗而言也並非全如此。
電路雜散參數（主要原因）：
1) 在高頻場合，PCB上的雜散電感問題將會更加突出；
雜散電感的引入，會大大增加開關器件的電壓應力（ZVS電路同樣會有這個問題）
2) 高頻情況下變壓器的模型可能也發生變化，需要考慮寄生電容，
3) 雜散參數的引入，使得電路模型變得複雜，需要考量的東西會更多。
變壓器：
（磁方面其實不太了解）
1) 高頻電路，磁損相對會大很多(不嚴格)，也會帶來熱的問題。
2) 變壓器參數並非恆定，不同工況下差別很大
(如果擴展到橋式電路，當然還有死區的限制)
最後：
單純做高頻電路其實也不難(MIT有位教授已經進入了MHz時代了)，難點在於和其他性能指標的折中。
電力電子作為一門工程性的學科，其實用性更為重要。
建議去世紀電源網提問，小眾問題那邊更專業。
變壓器磁芯的磁飽和，與電子器件的最高頻率限制。
自然規律的極限！
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